zhou yang和Claude Opus 5
2bfe308b30
原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
124 行
7.3 KiB
Python
124 行
7.3 KiB
Python
# -*- coding: utf-8 -*-
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u"""P3 / P3B / P6 三页的**图面文字整页重写**。
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/c/Python314/python .claude/sch_text.py # 只看现状与计划
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/c/Python314/python .claude/sch_text.py --push # 删光旧文字 -> 写一套新的
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## 为什么要整页重写
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2026-09-06 读回来发现这三页的 `sch_PrimitiveText` **层层叠了好几代**：
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P3 有 44 条、P3B 64 条、P6 76 条，其中大量是**同一坐标同一内容的完全重复**
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（历代脚本只 `create` 不 `delete`），还有互相矛盾的旧说明叠在一起。
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渲染出来就是那一坨看不清的黑块 —— 而且 `verify_sch` / `xpage` / DRC
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**四道验证一条都不管文字**，所以它烂了很久也没人发现。
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⚠️ 判据：`sch_PrimitiveText` 只有图面注释，**标题栏不是它**
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（标题栏字段是图框自己的，`getAll()` 里根本不出现），所以整页删干净是安全的。
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顺带把 2026-09-06 换脚之后**变成假话**的几条改掉：
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`IO39~IO42 留给 JTAG`、`IO47/IO48 备用`、`U22.Q7 = HUB_RST`、
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`QA~QE = EDL_EN1~5；QF/QG/QH 备用不接`、`风扇座 KF2510-3A`。
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"""
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import json
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import os
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import sys
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HERE = os.path.dirname(os.path.abspath(__file__))
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sys.path.insert(0, HERE)
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from eda import run # noqa: E402
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PAGE = {'P3': '12f74666e70167e4', 'P3B': 'f42285b3728794d0', 'P6': 'fd00f13e59336392'}
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TEXT = {
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'P3': [
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(45, 806, u'【A】ESP32-S3-WROOM-1 主控（U20）'),
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(45, 795, u'3V3 由 P1 的 U19 辅助 Buck 供给；EN 端 10k + 100nF 上电复位'),
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(45, 395, u'【B】USB-C 调试口 —— ESP32-S3 原生 USB-Serial-JTAG（IO19/IO20）'),
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(45, 384, u'VBUS 故意不接：板子由 12V 供电，避免 USB 反灌。CC1/CC2 各 5.1k 下拉作 UFP。'),
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(645, 700, u'【C】I2C 上拉 4.7k + 三路开漏上拉'),
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(645, 470, u'【D】NTC 温度采样（10k B3380 + 10k 分压 + 100nF）'),
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# ⚠️ 右下角标题栏的左边界约在 x=476，y<210 那一片的文字末端必须 < 470
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# （宽度按 CJK 12 / ASCII 6 估；`sch_text.py --push` 前会自己核一遍）
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(45, 205, u'引脚按 PCB 几何重排（2026-09-06，§26.18）：'),
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(45, 194, u'除 USB（IO19/IO20 硬连线）与两路 NTC（要 ADC1）'),
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(45, 183, u'外，全部信号走 GPIO matrix，落哪个脚都行 ——'),
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(45, 172, u'按「出线方向 = 目的地方向」重排。'),
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(45, 158, u'IO39~IO42 原留给引脚 JTAG，现改作 GPIO：'),
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(45, 147, u'调试走原生 USB-Serial-JTAG（出厂 eFuse 默认），'),
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(45, 136, u'板上没有 JTAG 排针。别烧 DIS_USB_JTAG。'),
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(45, 122, u'有意不接：IO0/IO3/IO45/IO46 是 strapping；'),
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(45, 111, u'IO35~IO37 留 R8 版 PSRAM；TXD0/RXD0 引到测试点；'),
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(45, 100, u'IO4/IO5/IO7 空出来备用（三个都带 ADC1）。'),
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],
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'P3B': [
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# ⚠️ 这三行右边 x=445 起是【B】PCA9555 那一块，末端要留在 430 以内
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(45, 806, u'【A】74HC595 ×3 的前两片（U21 / U22）'),
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(45, 795, u'链序 U21 → U22 → U33（在 P6），整条链 24 位；'),
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(45, 784, u'SRCLK/RCLK/OE# 三片共用，OE# 上拉 100k ⇒ 复位全高阻'),
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(445, 790, u'【B】PCA9555 输入扩展 —— 地址 0x20（A0/A1/A2 全接地）'),
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(445, 779, u'IO0_7 与 IO1_5~7 备用脚直接接地：上电默认即输入，'),
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(445, 768, u'固件严禁把 Port0[7] / Port1[7:5] 配成输出。'),
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(45, 205, u'【C】DAC63204 ×2 —— 5 路调压'),
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(45, 194, u'U6 = 0x4A（A0→SDA），U7 = 0x4B（A0→SCL）'),
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(45, 180, u'三处 datasheet 强制要求，接错也不报错：'),
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(45, 169, u' 1) FBx 必须接回 OUTx（电压模式的闭环反馈）'),
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(45, 158, u' 2) CAP 接 2.2uF 到 AGND（LDO 旁路 0.5~15uF）'),
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(45, 147, u' 3) VREF 空置时 100nF 到地 + 10k 上拉 VDD'),
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(45, 136, u'内部基准 1.212V，×2 -> 满量程 2.424V（不是 2.5V）'),
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(45, 122, u'通道按几何重排（§26.18）：U6 = VDAC2/4/1（去西半板），'),
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(45, 111, u'U7 = VDAC3/5（去东半板）。四通道对等，只改固件通道号。'),
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],
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'P6': [
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(45, 806, u'【A】第三片 74HC595（U33）—— CH2 / CH3 的六个侧键 + EDL_EN1 + HUB_RST'),
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(45, 790, u"级联在 U22 之后：U22.QH'(9) -> U33.SER(14)，网络名 SR_CAS2，整条链 24 位。"),
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(45, 774, u'2026-09-06 按 PCB 几何重排（§26.18）：U33 在 y≈70 mm，正对北排的 CH2 / CH3，'),
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(45, 758, u'比原来从 U21(y≈50) 拉过去近 20~30 mm。Q0=EDL_EN1，Q1~Q3=K2，Q4~Q6=K3，Q7=HUB_RST。'),
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(45, 742, u'EDL_EN 与按键的 100k 下拉不放这一页 —— 放在载板上紧挨模拟开关（§8.1 复位安全）。'),
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(45, 520, u'【B】风扇：低边 N-MOS + PWM，5 个风扇并一路（§22.6）'),
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(45, 500, u'Q6 AO3400A 切风扇回流，D2 SS34 做续流 —— 风扇是感性负载，'),
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(45, 484, u'少了它 MOS 会被反峰打穿。FAN_PWM = IO18（模块脚 11），FAN_TACH = IO16（模块脚 9）。'),
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(45, 468, u'5 个 TACH 并联做线或，停一个频率掉约 1/5（分不出是哪一个）。'),
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(45, 444, u'TACH 必须分压：低边 PWM 关断时风扇地被抬到 12V，'),
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(45, 428, u'TACH 是集电极开路，也跟着到 12V —— 直连 GPIO 会打穿 ESP32。'),
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(45, 412, u'10k 上拉到 12V + 10k/3.3k 分压 -> 最高 2.98V。'),
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(45, 396, u'关断期间读到稳定高电平（测不到转速），导通期间才有脉冲 ——'),
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(45, 380, u'这是低边调速的固有限制，不是接线错。'),
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(45, 190, u'风扇电流 4x0.10 + 1x0.30 = 0.70A @12V；'),
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(45, 176, u'12V 输入预算 7.6 -> 8.3A，10A 适配器仍有余量。'),
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(45, 162, u'风扇座 2510-3A 直针（C2803349）：'),
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(45, 148, u'pin1 = +12V，pin2 = 风扇回流（MOS 漏极），pin3 = TACH。'),
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],
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}
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JS = u"""
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await eda.dmt_EditorControl.openDocument('%s');
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await new Promise(r => setTimeout(r, 1500));
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const old = await eda.sch_PrimitiveText.getAll();
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const ids = old.map(t => t.getState_PrimitiveId());
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%s
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const T = %s;
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%s
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await eda.sch_Document.save();
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await new Promise(r => setTimeout(r, 800));
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return {removed: ids.length, made: %d,
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now: (await eda.sch_PrimitiveText.getAll()).length};
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||
"""
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DEL = u"if (ids.length) await eda.sch_PrimitiveText.delete(ids);"
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MAKE = u"for (const t of T) await eda.sch_PrimitiveText.create(t[0], t[1], t[2], 0, null, null, 12);"
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if __name__ == '__main__':
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go = '--push' in sys.argv
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for pg in ('P3', 'P3B', 'P6'):
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rows = [[x, y, s] for x, y, s in TEXT[pg]]
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print(u'%-4s 新文字 %d 条' % (pg, len(rows)))
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if not go:
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continue
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r = run(JS % (PAGE[pg], DEL, json.dumps(rows, ensure_ascii=False), MAKE, len(rows)),
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timeout=600)
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assert r.get('success'), json.dumps(r, ensure_ascii=False)[:400]
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q = r['result']
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print(u' 删 %d / 建 %d / 现在 %d %s'
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% (q['removed'], q['made'], q['now'], u'✅' if q['now'] == len(rows) else u'❌'))
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if not go:
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print(u'（未加 --push，没有改动）')
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