zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
1.2 KiB
1.2 KiB
| 行 | 北排(奇) 引脚 / x mm | 网络 | 南排(偶) 引脚 / x mm | 网络 |
|---|---|---|---|---|
| 1 | 1 / 133.87 | +5V |
2 / 133.87 | +5V |
| 2 | 3 / 136.41 | +5V |
4 / 136.41 | +5V |
| 3 | 5 / 138.95 | POGO2_PWR |
6 / 138.95 | VBUS_EN5 |
| 4 | 7 / 141.49 | POGO2_VUP |
8 / 141.49 | EDL_EN5 |
| 5 | 9 / 144.03 | POGO2_VDN |
10 / 144.03 | GND |
| 6 | 11 / 146.57 | EDL_EN2 |
12 / 146.57 | GND |
| 7 | 13 / 149.11 | VBUS_EN2 |
14 / 149.11 | GND |
| 8 | 15 / 151.65 | HUB_RST |
16 / 151.65 | GND |
| 9 | 17 / 154.19 | GND |
18 / 154.19 | VO5_P |
| 10 | 19 / 156.73 | GND |
20 / 156.73 | VO5_P |
| 11 | 21 / 159.27 | GND |
22 / 159.27 | VO5_P |
| 12 | 23 / 161.81 | POGO3_PWR |
24 / 161.81 | POGO5_PWR |
| 13 | 25 / 164.35 | POGO3_VUP |
26 / 164.35 | POGO5_VUP |
| 14 | 27 / 166.89 | POGO3_VDN |
28 / 166.89 | POGO5_VDN |
| 15 | 29 / 169.43 | VO3_P |
30 / 169.43 | GND |
| 16 | 31 / 171.97 | VO3_P |
32 / 171.97 | GND |
| 17 | 33 / 174.51 | VO3_P |
34 / 174.51 | GND |
| 18 | 35 / 177.05 | EDL_EN3 |
36 / 177.05 | GND |
| 19 | 37 / 179.59 | VBUS_EN3 |
38 / 179.59 | GND |
| 20 | 39 / 182.13 | +5V |
40 / 182.13 | +5V |