zhou yang和Claude Opus 5
efcba30a0c
- 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base） - 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base） - 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、 东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base） - 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面 - 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、 J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder 开关（route_base、remote_route.ps1）；剩 37 个网待手工补 - 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）； 已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查） - 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB
36 行
949 B
Plaintext
36 行
949 B
Plaintext
# ---- 构建产物 ----
|
||
firmware/build/
|
||
firmware/host/build/
|
||
firmware/sdkconfig
|
||
firmware/sdkconfig.old
|
||
firmware/managed_components/
|
||
firmware/dependencies.lock
|
||
|
||
# ---- site（VitePress 文档站）----
|
||
site/node_modules/
|
||
site/.vitepress/cache/
|
||
site/.vitepress/dist/
|
||
|
||
# ---- Python ----
|
||
__pycache__/
|
||
*.pyc
|
||
|
||
# ---- EasyEDA 桥接的运行时垃圾 ----
|
||
# _bridge.log 是桥接服务器的日志，能长到几 MB，跟工程状态无关
|
||
.claude/_bridge.log
|
||
# *.stale 是脚本自己标记的过期中间结果（见 PROGRESS.md）
|
||
*.stale
|
||
.claude/r2/_remote_route.tgz
|
||
|
||
# ---- EasyEDA -> KiCad 转换的中间产物 ----
|
||
# 工程源码 dump / 几何 JSON / .epro 整包，约 20 MB，全部可由
|
||
# k_dump.py + k_extract.py + k_dump_epro.py 从 EasyEDA 重新生成（需桥接在线）。
|
||
# 产物本身（kicad/）是跟踪的。
|
||
.claude/eda_src/
|
||
|
||
# ---- 编辑器 / 系统 ----
|
||
.vscode/
|
||
.idea/
|
||
Thumbs.db
|
||
desktop.ini
|