zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
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# 作废的文件（2026-09-03 移到这里）
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`p2-nets.py` / `p2-pos.py` / `p2_nets.py` / `p2_pos.py` —— P2 早期的坐标表与网表源码。
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**已经和页面对不上了，不要用：**
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- 位号还是改号前的 `C1` / `R1`（页面上现在是 `C101` / `R101`，见设计文档 §16.0）；
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- 端口位置和数量都变过（`VDAC1` 和三个按键端口改走短支线了，见 §16.5）；
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- 缺 INA226 地址跳线的改动。
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五路的唯一事实来源是 **`../p2-ch1.json`（几何快照）+ `../p2gen.py`（按通道改写）**。
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留在这里只是备查早期取值，别 import。
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