zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
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const L = (await eda.pcb_PrimitiveLine.getAll()).filter(o=>o.net==='USB1_DP');
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const V = (await eda.pcb_PrimitiveVia.getAll()).filter(o=>o.net==='USB1_DP');
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let xs=[], ys=[], w=new Set(), lay={};
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let tot=0;
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for (const o of L){ xs.push(o.startX,o.endX); ys.push(o.startY,o.endY); w.add(o.lineWidth); lay[o.layer]=(lay[o.layer]||0)+1;
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tot += Math.hypot(o.endX-o.startX, o.endY-o.startY); }
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return {n:L.length, bbox:[Math.min(...xs),Math.min(...ys),Math.max(...xs),Math.max(...ys)],
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widths:[...w], layers:lay, lenMil: Math.round(tot), lenMM: Math.round(tot/39.3701),
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vias: V.map(v=>[v.x,v.y]), first: L.slice(0,3).map(o=>[o.startX,o.startY,o.endX,o.endY,o.layer])};
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