zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
1.2 KiB
1.2 KiB
| 行 | 北排(奇) 引脚 / x mm | 网络 | 南排(偶) 引脚 / x mm | 网络 |
|---|---|---|---|---|
| 1 | 1 / 37.87 | VO1_P |
2 / 37.87 | GND |
| 2 | 3 / 40.41 | VO1_P |
4 / 40.41 | GND |
| 3 | 5 / 42.95 | VO1_P |
6 / 42.95 | GND |
| 4 | 7 / 45.49 | +5V |
8 / 45.49 | GND |
| 5 | 9 / 48.03 | +5V |
10 / 48.03 | GND |
| 6 | 11 / 50.57 | POGO1_PWR |
12 / 50.57 | POGO4_PWR |
| 7 | 13 / 53.11 | POGO1_VUP |
14 / 53.11 | POGO4_VUP |
| 8 | 15 / 55.65 | POGO1_VDN |
16 / 55.65 | POGO4_VDN |
| 9 | 17 / 58.19 | EDL_EN1 |
18 / 58.19 | EDL_EN4 |
| 10 | 19 / 60.73 | VBUS_EN1 |
20 / 60.73 | VBUS_EN4 |
| 11 | 21 / 63.27 | SDA |
22 / 63.27 | +5V |
| 12 | 23 / 65.81 | SCL |
24 / 65.81 | +5V |
| 13 | 25 / 68.35 | GND |
26 / 68.35 | UP_VBUS_DET |
| 14 | 27 / 70.89 | GND |
28 / 70.89 | GND |
| 15 | 29 / 73.43 | GND |
30 / 73.43 | VO4_P |
| 16 | 31 / 75.97 | GND |
32 / 75.97 | VO4_P |
| 17 | 33 / 78.51 | GND |
34 / 78.51 | VO4_P |
| 18 | 35 / 81.05 | VO2_P |
36 / 81.05 | GND |
| 19 | 37 / 83.59 | VO2_P |
38 / 83.59 | GND |
| 20 | 39 / 86.13 | VO2_P |
40 / 86.13 | GND |