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作者	SHA1	备注	提交日期
zhou yang和Claude Opus 5	dc4f9b9d1c	R2 刀片：金手指两侧开台阶（插不进插槽）+ 铺铜补齐并跟着台阶重画 ⛔ 根因：禁布区 ≠ 板材。ZONES['finger'] 早写着「槽体 ~9mm 要让开」，但那只是「别放件」，板框从来没开台阶 —— outline_pts() 第一段就是 (r,0)→(BW-r,0)， 90 mm 宽的板材一直到 y=0。插槽塑料体只有 39 mm 且两端封闭 ⇒ 插不到底。板框（用户拍板）：舌头 36.0 mm（x 27~63）/ 台阶高 12.0 / 内凹角 R1.0，切掉 648 mm²（10.6%）。放行核算：被切区里铜 0 / 孔 0 / 焊盘 0 / 器件 0（板上读回与缓存两种口径一致）； 7 个定位孔最南 y=14.46 全在板材上；铣穿槽 y 56.86 不受影响。代价：主板投影底边在舌头两侧悬空 1.0 mm，靠 7 个 M1.6 尼龙立柱压住，无害。铺铜：抓板发现板上只有 11 块（L1/L4 的 GND 底填整层缺失，而记录写的是 25/25）。补齐后按台阶重画成 31 块（L2 11 + L1 9 + L4 9 + L3 两岛），填充 31/31，DRC 间距 0 条。 +12V 岛改成阶梯形单环：舌头段仍下探 y=9.0 接 12V 三指 launch 孔，东段抬到 12.5，断面 11.0 → 7.5 mm（1 oz 内层约 5.1 A，需求 1.5 A 峰值）。两条判据上的坑： - 阶梯形多边形不能按包围盒判越界（+12V 岛会误报）⇒ 改成逐边 0.25 mm 采样。 - pcb_pour.inner_poly()/outer_poly() 是死函数，plan() 只用 gnd_tiles()。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB	2026-09-12 12:36:36 +08:00
zhou yang和Claude Opus 5	312089326e	R2 底板：按用户布局重布风扇窗口 + L1 走廊重开 + 位号丝印重排布线（窗口整体重布，已下发）： - 拆窗口内 43 段（用户手布的那批，用户选「拆掉重来」），补 139 段 / 7 孔， GND 回流孔 10 个；fan_check 对板上真实快照逐项净距达标（含「新孔 vs 内层线」）。 - ⛔ 根因：pcb_base.PD_L1 里的 L1 走廊是按旧摆位开的（注释坐标全是旧的），用户重摆后与件对不上 ⇒ 四条长途网必然布不通。重开六条走廊后未完成 4 → 2。走廊必须盖住焊盘正上方，只盖沿途不行。断面：几何 11.80 / 铺铜后实测 9.82（要 8.0）。 - 与拆线前逐网对比：没引入任何新的连通性问题（GND 未接 58→48、+3V3 2→0、两路 TACH 2/1→0、+12V 一字不差）。定版：板上铜以用户自己布好的那版为准，不再改动。丝印（silk_base.py，已下发并读回核对 150/150）： - 压焊盘 128→4、压过孔 48→8、越框 8→3、互相重叠 34 对→0；字号不变。 - 三条坑：rotation 是度且不归一化（900=180°）；别拿「本体≥5mm」当保留白名单（会豁免掉 R9A/D3/U13 这些该重排的件）；「离本体」必须设硬上限 + 降级策略。新工具：silk_base.py（丝印重排）、l1_section.py（L1 12V 主块逐 y 断面核算）、 fan_rip.py（按窗口拆线，拆前后比对全板线/孔总数防连带删除）。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB	2026-09-12 12:02:32 +08:00
zhou yang和Claude Opus 5	efcba30a0c	R2 底板改 4 层（D15）：规则 / 几何 / 背面摆位 / 4 层布线与铺铜，已下发 - 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base） - 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base） - 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base） - 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面 - 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、 J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder 开关（route_base、remote_route.ps1）；剩 37 个网待手工补 - 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）；已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查） - 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB	2026-09-10 21:02:10 +08:00

作者

SHA1

备注

提交日期

zhou yang和Claude Opus 5

dc4f9b9d1c

R2 刀片：金手指两侧开台阶（插不进插槽）+ 铺铜补齐并跟着台阶重画

⛔ 根因：禁布区 ≠ 板材。ZONES['finger'] 早写着「槽体 ~9mm 要让开」，但那只是
   「别放件」，板框从来没开台阶 —— outline_pts() 第一段就是 (r,0)→(BW-r,0)，
   90 mm 宽的板材一直到 y=0。插槽塑料体只有 39 mm 且两端封闭 ⇒ 插不到底。

板框（用户拍板）：舌头 36.0 mm（x 27~63）/ 台阶高 12.0 / 内凹角 R1.0，切掉 648 mm²（10.6%）。
放行核算：被切区里铜 0 / 孔 0 / 焊盘 0 / 器件 0（板上读回与缓存两种口径一致）；
7 个定位孔最南 y=14.46 全在板材上；铣穿槽 y 56.86 不受影响。
代价：主板投影底边在舌头两侧悬空 1.0 mm，靠 7 个 M1.6 尼龙立柱压住，无害。

铺铜：抓板发现板上只有 11 块（L1/L4 的 GND 底填整层缺失，而记录写的是 25/25）。
补齐后按台阶重画成 31 块（L2 11 + L1 9 + L4 9 + L3 两岛），填充 31/31，DRC 间距 0 条。
+12V 岛改成阶梯形单环：舌头段仍下探 y=9.0 接 12V 三指 launch 孔，东段抬到 12.5，
断面 11.0 → 7.5 mm（1 oz 内层约 5.1 A，需求 1.5 A 峰值）。

两条判据上的坑：
- 阶梯形多边形不能按包围盒判越界（+12V 岛会误报）⇒ 改成逐边 0.25 mm 采样。
- pcb_pour.inner_poly()/outer_poly() 是死函数，plan() 只用 gnd_tiles()。

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2026-09-12 12:36:36 +08:00

zhou yang和Claude Opus 5

312089326e

R2 底板：按用户布局重布风扇窗口 + L1 走廊重开 + 位号丝印重排

布线（窗口整体重布，已下发）：
- 拆窗口内 43 段（用户手布的那批，用户选「拆掉重来」），补 139 段 / 7 孔，
  GND 回流孔 10 个；fan_check 对板上真实快照逐项净距达标（含「新孔 vs 内层线」）。
- ⛔ 根因：pcb_base.PD_L1 里的 L1 走廊是按**旧摆位**开的（注释坐标全是旧的），
  用户重摆后与件对不上 ⇒ 四条长途网必然布不通。重开六条走廊后未完成 4 → 2。
  走廊必须盖住焊盘正上方，只盖沿途不行。断面：几何 11.80 / 铺铜后实测 9.82（要 8.0）。
- 与拆线前逐网对比：没引入任何新的连通性问题（GND 未接 58→48、+3V3 2→0、
  两路 TACH 2/1→0、+12V 一字不差）。

定版：板上铜以**用户自己布好的那版**为准，不再改动。

丝印（silk_base.py，已下发并读回核对 150/150）：
- 压焊盘 128→4、压过孔 48→8、越框 8→3、互相重叠 34 对→0；字号不变。
- 三条坑：rotation 是度且不归一化（900=180°）；别拿「本体≥5mm」当保留白名单
  （会豁免掉 R9A/D3/U13 这些该重排的件）；「离本体」必须设硬上限 + 降级策略。

新工具：silk_base.py（丝印重排）、l1_section.py（L1 12V 主块逐 y 断面核算）、
fan_rip.py（按窗口拆线，拆前后比对全板线/孔总数防连带删除）。

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2026-09-12 12:02:32 +08:00

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efcba30a0c

R2 底板改 4 层（D15）：规则 / 几何 / 背面摆位 / 4 层布线与铺铜，已下发

- 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base）
- 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base）
- 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、
  东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base）
- 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面
- 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、
  J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder
  开关（route_base、remote_route.ps1）；剩 37 个网待手工补
- 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）；
  已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查）
- 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算

Co-Authored-By: Claude Opus 5 <[email protected]>
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