R2 底板改 4 层（D15）：规则 / 几何 / 背面摆位 / 4 层布线与铺铜，已下发

- 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base）
- 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base）
- 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、
  东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base）
- 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面
- 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、
  J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder
  开关（route_base、remote_route.ps1）；剩 37 个网待手工补
- 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）；
  已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查）
- 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算

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.claude/pcb2_rules.py

@@ -11,6 +11,21 @@ u"""载板 PCB2-CARRIER 设计规则 + D± 差分对（2026-09-05）。
   · 写进去的 mm 会被换算成 mil 再换回来，`0.2` 回读是 `0.19999959999999997`，
     任何几何比较都留 1e-4 容差
 
+## ⚠⚠ 必须在「从原理图导入变更」**之后**跑（2026-09-08 实测）
+
+网络指派（差分对 / 线宽 / 铺铜连接方式）是**按网络名**挂上去的，
+而网络是元件导入时才在 PCB 上出现的。在空板上跑本脚本：
+
+    差分对 0 / 11 对
+    线宽指派 0 / 12 个网络
+    铺铜全连接指派 0 / 5 个网络
+
+—— **而“规则配置已下发”那几行照常打印成功**，看上去像做完了。
+导入元件后重跑一次就是 11/11、12/12、5/5。
+
+⇒ 重建板子的顺序是：**切 4 层 → 导入元件 → 下规则 → 摆位**。
+判据就是上面那三个分数，不是“没报错”。
+
 ## 和下板不同的三处
 
 1. **差分对 11 对，不是 7 对。** 载板上每一路 D± 被 ESD 器件 `U5n` 切成两段：
@@ -51,7 +66,7 @@ HERE = os.path.dirname(os.path.abspath(__file__))
 sys.path.insert(0, HERE)
 from eda import run
 
-PCB = 'f126ffb29c92f9b2'          # PCB2-CARRIER
+PCB = '942ed1560d81c1e7'          # PCB2-CARRIER
 
 # ── 线宽规则（mm）──────────────────────────────────────────────────────
 TRACK_RULES = {