R2 底板改 4 层（D15）：规则 / 几何 / 背面摆位 / 4 层布线与铺铜，已下发

- 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base）
- 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base）
- 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、
  东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base）
- 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面
- 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、
  J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder
  开关（route_base、remote_route.ps1）；剩 37 个网待手工补
- 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）；
  已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查）
- 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算

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.claude/pcb2_route_dp.py

@@ -46,7 +46,7 @@ from eda import run
 from pcb2_clear import half, deg
 from pcb2_place import SITES, to_board
 
-PCB = 'f126ffb29c92f9b2'
+PCB = '942ed1560d81c1e7'
 MIL = 39.3700787401575
 GEOM = os.path.join(HERE, '_pcb2_route_geom.json')
 
@@ -73,10 +73,15 @@ PAIR_OF['UP_DP'] = 'UP_DM'
 PAIR_OF['UP_DM'] = 'UP_DP'
 
 
+KSEP = chr(0)
+
+
 def netof(key):
     u"""路径的 key -> 网络名。`NET#2` 这样的后缀表示**同一个网络的第二条支路**
     （J23 的 A6↔B6 / A7↔B7 短接线就是这么加的），下发时按 `NET` 建线。"""
-    return key.split('#')[0]
+    # ⚠️ 分隔符不能用 '#'：载板上有 `KEY_OE#`（2026-09-06 595 上载板之后），按 '#' 拆会把它拆成
+    #    `KEY_OE`，校核时和自己的焊盘当成异网（下板 §26.19 踩过同一条）。用 chr(0)。
+    return key.split(KSEP)[0]
 
 
 # ── 站内坐标（u, v）：J7n ↔ U5n 的短差分（v5：全部**底层**，接口边朝板边）────────
@@ -165,6 +170,13 @@ def geom():
     lines = [{'id': i, 'net': n or '', 'lay': l, 'x0': a / MIL, 'y0': b / MIL,
               'x1': c / MIL, 'y1': e / MIL, 'w': w / MIL}
              for i, n, l, a, b, c, e, w in d['lines']]
+    # 2026-09-07：封装自带的非金属化孔（J23 里两个 Ø0.60，`pcb2_npth.py --write` 产出）当成无网络的通孔盘，
+    #    两个布线器就都会躲开（原来只有 pcb2_vo_vias 读它，`$16N224` 的过孔直接打在孔上，DRC「挖槽区域到过孔 0mil」）。
+    npth = os.path.join(HERE, '_pcb2_npth.json')
+    if os.path.exists(npth):
+        for cx, cy, r in json.load(open(npth, encoding='utf-8')):
+            pads.append({'ref': 'NPTH', 'num': '', 'net': '', 'lay': 12,
+                         'x': cx, 'y': cy, 'hw': r, 'hh': r})
     return pads, vias, lines