zhou yang和Claude Opus 5
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板上 pcb_PrimitiveString 原本 0 条 —— 方案 §5.2 要求的插槽警告、J1/J23 的接口标注 一直只写在原理图说明文字里，从没落到 PCB。 已补并读回核对 6/6： - PWR 20V L4 (12.500, 1.800) J1 与 J23 同一颗 USB-C 座，插错要能看出来 - USB L4 (84.250, 1.800) J23 是 Hub 上行口 - NOT PCIe - PhoneRail blade only L3 (49.000, 79.480) - NOT PCIe ×3 L3 (36.000,18.520) / (62.000,38.840) / (45.000,59.160) 完整句只放得下一条，其余槽间放短标 ⇒ 五个槽每个都邻着一条。 三条坑（已写进 R2 §39.5）： - ⛔ 丝印压铜不算冲突（铜上有阻焊）。第一版把压铜也当冲突，六个候选位全军覆没， 看着像「板上没地方放字」。真正要避的只有 焊盘 / 过孔 / 位号 / 安装孔 / 板框外。 - ⚠ alignMode 要显式传 5（CENTER），不传默认不是居中，字会整体偏出去； 位号 Attribute 用的 3 是另一套口径。 - ⚠ 核对不能拿文案当字典 key：NOT PCIe 有三条，同名互相覆盖 ⇒ 「6 条都建上了」却报成「4/6 对上」。按 文案+坐标+层 配对。 新工具 silk_str.py：自带落点搜索（0.25 步长 + 偏移上限）、幂等下发、--verify 只读核对。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB
50 行
641 B
JSON
50 行
641 B
JSON
[
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|
{
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|
"text": "PWR 20V",
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|
"layer": 4,
|
|
"x": 12.5,
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|
"y": 1.8,
|
|
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|
|
"lw": 0.15
|
|
},
|
|
{
|
|
"text": "USB",
|
|
"layer": 4,
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|
"x": 84.25,
|
|
"y": 1.8,
|
|
"fs": 1.2,
|
|
"lw": 0.15
|
|
},
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|
{
|
|
"text": "NOT PCIe - PhoneRail blade only",
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"layer": 3,
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"x": 49.0,
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|
"y": 79.48,
|
|
"fs": 1.2,
|
|
"lw": 0.15
|
|
},
|
|
{
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|
"text": "NOT PCIe",
|
|
"layer": 3,
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"x": 36.0,
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"y": 18.52,
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|
"fs": 1.2,
|
|
"lw": 0.15
|
|
},
|
|
{
|
|
"text": "NOT PCIe",
|
|
"layer": 3,
|
|
"x": 62.0,
|
|
"y": 38.84,
|
|
"fs": 1.2,
|
|
"lw": 0.15
|
|
},
|
|
{
|
|
"text": "NOT PCIe",
|
|
"layer": 3,
|
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"x": 45.0,
|
|
"y": 59.16,
|
|
"fs": 1.2,
|
|
"lw": 0.15
|
|
}
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] |