zhou yang和Claude Opus 5
efcba30a0c
- 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base） - 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base） - 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、 东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base） - 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面 - 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、 J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder 开关（route_base、remote_route.ps1）；剩 37 个网待手工补 - 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）； 已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查） - 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB
267 行
13 KiB
Python
267 行
13 KiB
Python
# -*- coding: utf-8 -*-
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u"""R2 刀片 **B4-EDGE** 页：PCI-E x4 金手指 + PRSNT# 短接 + D± 退路座。
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/c/Python314/python .claude/r2/b4_edge.py # 只算 + 本地自检
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/c/Python314/python .claude/r2/b4_edge.py --push # 清页 + 重画（幂等）
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M2 的最后一页（前四页见 b1_power / b2_ctrl / b3_phone / b3b_usb）。
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## T4 已核（2026-09-08）：针位表对着 PCI-E CEM 逐脚核过，方案文档 §5.2 有两处是错的
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| 针 | 方案文档（凭记忆写的） | CEM 实际 | 后果 |
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| **B3** | 「RSVD，拿来做 +5V」 | **+12V**（B1/B2/B3 三针都是） | 刀片误插进真 PC：主板把 12 V 灌进刀片的 +5V 轨，U5 TPS22918（6V abs max）与手机 VBUS 全灭 |
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| B12 | 「RSVD」 | CEM 1.x = RSVD，2.0 起 = CLKREQ# | 不能当自由针用（真主板上有 3.3V 上拉、真卡上是开漏输出）|
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⇒ **+5V 改挂 A19 / A32** —— 这两针在 CEM 1.x~5.0 每一版里都是 RSVD，
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真主板上不接、真卡上也不接，是两个方向都安全的仅有选择。
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代价：两针都在 A 排，图上是两个同名 `+5V` 端口（见下面 ALLOW_SPLIT）。
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其余针位与 §5.2 一致：+12V=B1/B2/B3/A2/A3、+3V3=B8/A9/A10、SCL=B5(SMCLK)、
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SDA=B6(SMDAT)、INT#=B11(WAKE#)、EFUSE_EN=A11(PERST#)、D±=B14/B15(PET0，两侧 B13/B16 天然夹地)、
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PRSNT#=A1↔B31（x4 全长在位；B17 那个是 x1 用的，本板当地用）。
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**VDAC 定在 A16**（PERp0）：上下两针 A15 / A17 都是地，是全连接器夹得最干净的一个位置。
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方案文档原来写「预留差分对 A16/A17」—— 那对差分在刀片上没有对端，留着也用不了，
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让给需要屏蔽的模拟量更划算。
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## 悬空的 6 根针（`b4-nc.json`）
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`A5~A8`（JTAG TCK/TDI/TDO/TMS）、`B9`（JTAG TRST#）、**`B10`（+3.3Vaux）**。
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⚠ B10 是必须悬空的那一根：真卡插进底板槽时，底板若在这针上给了 5V 会直接打穿它的 aux 域。
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其余用不上的针（B12 CLKREQ# / B17 PRSNT#2(x1) / B30 PWRBRK# / 全部 lane 针）一律接地：
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两个方向都无害（主板侧要么开漏、要么 AC 耦合），换来 39 根地针的回流面积。
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## 版图：地母线甩到最左/最右，信号端口排在母线与引脚之间
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抄 `b3b_usb` 的 J4（50 脚 BM24）那一套 —— 地是长横线一路拉到母线，信号是短横线接端口，
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两者 y 不同所以永不交叉。竖线只在同一网络的几针之间用，且都躲在母线之外的空白区。
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## ⚠ ALLOW_SPLIT 放宽了，补一层更硬的判据
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连接器页天然靠同名端口/旗成网，不是靠导线：`GND`（三段梳子）、`+12V`（A/B 两排）、
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`+3V3`（A/B 两排）、`+5V`（A19/A32 两针）、`USB_DP/DM`（金手指 + 退路座）都是分块的。
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放宽 ALLOW_SPLIT 会让「漏连」这条检查失效，所以本脚本额外做一件事：
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逐脚断言「这根针踩着的那段导线，声明的网络名 == PIN_NET 里写的」（`check_pin_nets`）。
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少接一根、接错一根都会当场报出来。
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"""
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import io
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import json
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import os
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import sys
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HERE = os.path.dirname(os.path.abspath(__file__))
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sys.path.insert(0, HERE)
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from schcheck import Sheet, by_rel # noqa: E402
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PAGE, NAME = 'c8f10dbd1286853b', 'B4-EDGE'
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EDGE, WV4 = 'PCIE-X4-EDGE-64P', 'C225106'
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# ── 版面常量 ─────────────────────────────────────────────────────────
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J1 = (620, 470) # 金手指符号中心；A 排引脚 x=585，B 排 x=655
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AX, BX = J1[0] - 35, J1[0] + 35
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ABUS, BBUS = 340, 900 # 左/右地母线
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APORT, BPORT = 490, 760 # 信号端口列
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J2 = (1000, 700) # D± 退路座（1.25mm 4P），引脚朝左
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def row(n):
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u"""金手指第 n 号针的 y（A/B 两排同高，pitch 10）。"""
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return J1[1] + 155 - 10 * (n - 1)
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# ── 64 根针的网络分配（T4 已核，出处见表头）──────────────────────────
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PIN_NET = {}
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for _n, _net in [(1, 'PRSNT#'), (2, '+12V'), (3, '+12V'), (4, 'GND'),
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(5, 'NC'), (6, 'NC'), (7, 'NC'), (8, 'NC'),
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(9, '+3V3'), (10, '+3V3'), (11, 'EFUSE_EN'),
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(12, 'GND'), (13, 'GND'), (14, 'GND'), (15, 'GND'),
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(16, 'VDAC'), (17, 'GND'), (18, 'GND'), (19, '+5V'),
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(32, '+5V')]:
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PIN_NET['A%d' % _n] = _net
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for _n in range(20, 32): # A20~A31 全部接地
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PIN_NET['A%d' % _n] = 'GND'
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for _n, _net in [(1, '+12V'), (2, '+12V'), (3, '+12V'), (4, 'GND'),
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(5, 'SCL'), (6, 'SDA'), (7, 'GND'), (8, '+3V3'),
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(9, 'NC'), (10, 'NC'), (11, 'INT#'),
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(12, 'GND'), (13, 'GND'), (14, 'USB_DP'), (15, 'USB_DM'),
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(31, 'PRSNT#'), (32, 'GND')]:
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PIN_NET['B%d' % _n] = _net
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for _n in range(16, 31): # B16~B30 全部接地
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PIN_NET['B%d' % _n] = 'GND'
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assert len(PIN_NET) == 64, len(PIN_NET)
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NC = {'J1': [p for p, n in PIN_NET.items() if n == 'NC']}
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assert sorted(NC['J1']) == sorted(['A5', 'A6', 'A7', 'A8', 'B9', 'B10']), NC['J1']
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# 地母线要按「连续成段」切：中间隔着信号针的地方断开，每一段自带一面地旗。
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AGND = [n for n in range(1, 33) if PIN_NET['A%d' % n] == 'GND']
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BGND_MAIN = [n for n in range(1, 33)
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if PIN_NET['B%d' % n] == 'GND' and n != 32]
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# 同名端口/旗成网、导线上天然分块的网络（判据换成 check_pin_nets，见表头）
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ALLOW_SPLIT = set(['GND', '+12V', '+3V3', '+5V', 'USB_DP', 'USB_DM'])
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EDGE_REL = {}
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for _n in range(1, 33):
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EDGE_REL['A%d' % _n] = (-35, 155 - 10 * (_n - 1))
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EDGE_REL['B%d' % _n] = (35, 155 - 10 * (_n - 1))
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# A1251WV-S-4P rot 0 实测：1~4 自上而下、5/6 是两个固定脚，全部朝左出
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WV4_REL = {'1': (-25, 15), '2': (-25, 5), '3': (-25, -5), '4': (-25, -15),
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'5': (-25, 35), '6': (-25, -35)}
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def placement():
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return [['J1', EDGE, J1[0], J1[1], 0],
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['J2', WV4, J2[0], J2[1], 0]]
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def expect():
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return {'J1': by_rel(J1[0], J1[1], EDGE_REL),
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'J2': by_rel(J2[0], J2[1], WV4_REL)}
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def build():
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s = Sheet(PAGE, NAME)
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# ── 1. 地：左右两把梳子 ──────────────────────────────────────────
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for n in AGND:
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s.w('GND', (AX, row(n)), (ABUS, row(n)))
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s.w('GND', (ABUS, row(AGND[0])), (ABUS, 625)) # 母线往上甩出去挂旗
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s.w('GND', (ABUS, row(AGND[0])), (ABUS, row(AGND[-1])))
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s.gnd(ABUS, 625, 180)
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for n in BGND_MAIN:
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s.w('GND', (BX, row(n)), (BBUS, row(n)))
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# ⚠ 母线在 B8(+3V3) 那一行故意断开：B9/B10 悬空、这一段是全页唯一
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# 能让 +3V3 横穿到母线以东挂电源旗的通道（否则右半边被梳子封死）。
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s.w('GND', (BBUS, row(4)), (BBUS, 625))
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s.w('GND', (BBUS, row(4)), (BBUS, row(7)))
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s.gnd(BBUS, 625, 180)
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s.w('GND', (BBUS, row(12)), (BBUS, row(30)))
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s.w('GND', (BBUS, row(30)), (BBUS, 310))
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s.gnd(BBUS, 310, 0)
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# B32 单独一根（下面就是 PRSNT# 的过桥，梳子伸不下去）
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s.w('GND', (BX, row(32)), (BX, 290))
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s.gnd(BX, 290, 0)
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# ── 2. +12V：A2/A3 与 B1/B2/B3，各自并起来出一个端口 ─────────────
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s.w('+12V', (AX, row(2)), (520, row(2)))
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s.w('+12V', (AX, row(3)), (520, row(3)))
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s.w('+12V', (520, 650), (520, row(3)))
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s.w('+12V', (520, 650), (470, 650))
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s.port('OUT', '+12V', 470, 650, 0)
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for n in (1, 2, 3):
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s.w('+12V', (BX, row(n)), (720, row(n)))
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s.w('+12V', (720, row(1)), (720, row(3)))
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s.w('+12V', (720, row(1)), (720, 660))
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s.w('+12V', (720, 660), (790, 660))
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s.port('OUT', '+12V', 790, 660, 180)
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# ── 3. +3V3：A9/A10 一面旗，B8 横穿母线缺口到东边一面旗 ──────────
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s.w('+3V3', (AX, row(9)), (450, row(9)))
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s.w('+3V3', (AX, row(10)), (450, row(10)))
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s.w('+3V3', (450, row(9)), (450, row(10)))
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s.w('+3V3', (450, row(9)), (450, 570))
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s.pwr('+3V3', 450, 570, 0)
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s.w('+3V3', (BX, row(8)), (1000, row(8)))
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s.w('+3V3', (1000, row(8)), (1000, 580))
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s.pwr('+3V3', 1000, 580, 0)
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# ── 4. +5V：A19 / A32 两根 RSVD 针，各一个同名端口 ───────────────
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for n in (19, 32):
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s.w('+5V', (AX, row(n)), (APORT, row(n)))
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s.port('OUT', '+5V', APORT, row(n), 0)
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# ── 5. A 排信号 ─────────────────────────────────────────────────
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s.w('EFUSE_EN', (AX, row(11)), (APORT, row(11)))
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s.port('OUT', 'EFUSE_EN', APORT, row(11), 0)
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s.w('VDAC', (AX, row(16)), (APORT, row(16)))
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s.port('OUT', 'VDAC', APORT, row(16), 0)
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# ── 6. B 排信号 ─────────────────────────────────────────────────
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for n, net, d in ((5, 'SCL', 'BI'), (6, 'SDA', 'BI'), (11, 'INT#', 'IN'),
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(14, 'USB_DP', 'BI'), (15, 'USB_DM', 'BI')):
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s.w(net, (BX, row(n)), (BPORT, row(n)))
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s.port(d, net, BPORT, row(n), 180)
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# ── 7. PRSNT#：A1 ↔ B31，从符号上方绕到下方（x4 全长在位）────────
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s.w('PRSNT#', (AX, row(1)), (AX, 680))
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s.w('PRSNT#', (AX, 680), (290, 680))
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s.w('PRSNT#', (290, 680), (290, 245))
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s.w('PRSNT#', (290, 245), (700, 245))
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s.w('PRSNT#', (700, 245), (700, row(31)))
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s.w('PRSNT#', (700, row(31)), (BX, row(31)))
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# 这个端口在刀片上没有对端（PRSNT# 只在金手指内部短接），纯粹为了给网络起名 ——
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# 不放的话 EasyEDA 会给它一个 $4N... 默认名，PCB 侧脚本按名字就认不出来。
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# xpage.py 的 NAMING_ONLY 里已加了它。
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s.w('PRSNT#', (620, 245), (620, 215))
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s.port('OUT', 'PRSNT#', 620, 215, 0)
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# ── 8. J2 D± 退路座（1=+5V 2=DP 3=DM 4/5/6=GND）──────────────────
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jx, jy = J2
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for dy, net, d in ((15, '+5V', 'OUT'), (5, 'USB_DP', 'BI'), (-5, 'USB_DM', 'BI')):
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s.w(net, (jx - 25, jy + dy), (890, jy + dy))
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s.port(d, net, 890, jy + dy, 0)
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for dy in (35, -15, -35): # 4 = 地，5/6 = 固定脚
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s.w('GND', (jx - 25, jy + dy), (1030, jy + dy))
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s.w('GND', (1030, jy + 35), (1030, jy - 35))
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s.w('GND', (1030, jy + 35), (1030, jy + 60))
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s.gnd(1030, jy + 60, 180)
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# ── 9. 文字 ─────────────────────────────────────────────────────
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s.txt(45, 795, u'【B4-EDGE】PCI-E x4 金手指（只借机械与针位语义，不是 PCIe）+ D± 退路座', 14)
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s.txt(45, 230, u'⚠ NOT PCIe —— 底板插槽旁必须丝印「PhoneRail blade only」。', 11)
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s.txt(45, 212, u'T4 已核 CEM 引脚表：B1/B2/B3 都是 +12V（不是 RSVD），', 10)
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s.txt(45, 194, u' 所以 +5V 挪到 A19 / A32 —— 每一版 CEM 里它俩都是 RSVD。', 10)
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s.txt(45, 176, u'⚠ B10 = +3.3Vaux 必须悬空；B12/B17/B30 与全部 lane 针接地。', 10)
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||
s.txt(45, 158, u'PRSNT# = A1 ↔ B31 短接（x4 全长在位判据）。', 10)
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s.txt(45, 140, u'J2 = D± 退路座：PCB 上金手指到 J2 之间留割断位（D12）。', 10)
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return s
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def check_pin_nets(s):
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u"""逐脚断言「针踩着的那段导线声明的网络」== PIN_NET。ALLOW_SPLIT 放宽之后靠这条兜底。"""
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from schcheck import _on
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errs = []
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pins = dict((p, (AX if p[0] == 'A' else BX, row(int(p[1:]))))
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for p in PIN_NET)
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for p, xy in sorted(pins.items()):
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want = PIN_NET[p]
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got = sorted(set(seg[2] for seg in s.W if _on(xy, seg[0], seg[1])))
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if want == 'NC':
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if got:
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errs.append(u'%s 应当悬空，却踩在 %s 上' % (p, got))
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elif got != [want]:
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errs.append(u'%s 应当是 %s，实际踩着 %s' % (p, want, got or u'（空）'))
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return errs
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def main():
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push = '--push' in sys.argv
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place = placement()
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exp = expect()
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s = build()
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s.assert_grid()
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pins = dict((d, dict((k, tuple(v)) for k, v in want.items()))
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for d, want in exp.items())
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errs = s.netcheck(pins, NC, ALLOW_SPLIT) + check_pin_nets(s)
|
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ngnd = len([1 for p, n in PIN_NET.items() if n == 'GND'])
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print(u'金手指 64 针：地 %d / 悬空 %d / 有名信号 %d'
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% (ngnd, len(NC['J1']), 64 - ngnd - len(NC['J1'])))
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||
s.report(len(place), errs)
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||
with io.open(os.path.join(HERE, 'b4-nc.json'), 'w', encoding='utf-8') as f:
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||
f.write(json.dumps(NC, ensure_ascii=False, indent=1))
|
||
if not push:
|
||
return
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||
s.clear()
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||
s.place(place, exp)
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||
s.push_geometry()
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print(u'接着跑 verify_sch.py --nets --nc .claude/r2/b4-nc.json')
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||
if __name__ == '__main__':
|
||
main()
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