zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
121 行
5.2 KiB
Python
121 行
5.2 KiB
Python
# -*- coding: utf-8 -*-
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u"""Inner2 上**没有落脚点**的那些 GND 底填碎片 -> 补缝合孔（接到 L2 的完整地平面）。
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/c/Python314/python .claude/pcb1_gnd_stitch.py # 只找位置，不动板
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/c/Python314/python .claude/pcb1_gnd_stitch.py --push # 校核过了就下发
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## 这块浮铜是怎么来的（2026-09-06 查清）
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板子南沿 y 0.5~9 那一整条 GND 底填（**1312.8 mm²**）在 Inner2 上是孤立的：
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南边是板框，北边被 `12V-SW+BR`(y9~34, x0.5~72.6)、`3V3-SE`(y9~41, x73~115)、
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`12V-SE+RC`(y9~34, x116~159.5) 三块电源面封死，原本只剩两条缝通到别处 ——
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x 72.6~73（**0.4 mm**，本来就走不了）与 x 115~116（1.0 mm）。
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后者被 `K5_VUP(114.80,28.70)` / `VDAC5(116.70,29.50)` / `EFUSE_EN3(115.00,32.40)`
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三个**信号布线打的过孔**的反焊盘掐断了。而这一条里**一个过孔、一个通孔焊盘都没有**，
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于是整条铜浮着。
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⚠️ 三道检查全都看不见它：
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· 铺铜的孤岛判定按**铺铜对象**算，`GND-FILL-L3` 是一个对象铺出十块，
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单独某一块有没有落脚点它不管；
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· 连接性 DRC 只看网络连没连上（GND 靠别处照样连通）；
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· `pcb1_pour.py` 下发前的 `report()` 也看不见 —— 它的栅格**不含别的铺铜**，
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算出来 GND 是一整块。**只有下发后 `verify()` 回读实测铜才量得出来。**
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而这条浮铜正贴着 ESP32 的天线禁铺区（x 78~98, y 0.8~8.9），160 mm 长的悬空铜条
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在 2.4 GHz 附近不是个能忽略的东西。
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## 做法
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每块浮铜里挑几个「三层都让得开、钻孔间距也够」的点打 GND 过孔。
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过孔是通孔 ⇒ 一个孔就把这块 Inner2 的铜接到 **Inner1 的完整地平面**上。
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落点判据直接借 `pcb1_i2c_l3.Field.via_ok()`（外层真净距 + L3 真铜 + 不分网络的钻孔间距）。
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"""
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import math
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import os
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import sys
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HERE = os.path.dirname(os.path.abspath(__file__))
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sys.path.insert(0, HERE)
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import numpy as np # noqa: E402
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import pcb1_i2c_l3 as M # noqa: E402
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import pcb1_netlist as NL # noqa: E402
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import pcb1_route_sig as RS # noqa: E402
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#: 想在哪些地方缝。每条是 (说明, x0, y0, x1, y1, 要几个孔)。
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#: 南沿那条避开 ESP32 天线禁铺区 x 78~98（`pcb_fanout.ANT`，全层不许有铜）。
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ZONES = [
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(u'南沿西段', 3.0, 2.0, 74.0, 8.0, 3),
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(u'南沿东段', 101.0, 2.0, 157.0, 8.0, 3),
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]
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MINGAP = 8.0 # 同一次补的孔彼此至少隔这么远，别扎堆
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def pick(zone, f, used):
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u"""在一个矩形里挑 n 个合法孔位，尽量摊开。"""
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name, x0, y0, x1, y1, n = zone
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ok = f.via_ok()
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out = []
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for k in range(n):
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# 目标位置：把区间等分，然后在目标点附近找最近的合法格
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tx = x0 + (x1 - x0) * (k + 0.5) / n
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ty = (y0 + y1) / 2.0
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best = None
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i0, j0 = f._idx(x0, y0)
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i1, j1 = f._idx(x1, y1)
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for j in range(max(0, j0), min(f.ny, j1 + 1)):
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for i in range(max(0, i0), min(f.nx, i1 + 1)):
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if not ok[j, i]:
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continue
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x, y = f.x0 + i * f.g, f.y0 + j * f.g
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if any(math.hypot(x - ux, y - uy) < MINGAP for ux, uy in used + out):
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continue
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d = math.hypot(x - tx, y - ty)
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if best is None or d < best[0]:
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best = (d, round(x, 3), round(y, 3))
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if best is None:
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print(u' ⚠️ %s 第 %d 个孔位没找到（净距或钻孔间距都不够）' % (name, k + 1))
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continue
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out.append((best[1], best[2]))
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return out
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def main():
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push = '--push' in sys.argv
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pads, vias, lines = NL.geom(push or '--refresh' in sys.argv)
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print(u'板上：过孔 %d / 走线 %d' % (len(vias), len(lines)))
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got, used = [], []
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for z in ZONES:
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f = M.Field((z[1] - 2.0, z[2] - 2.0, z[3] + 2.0, z[4] + 2.0),
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'GND', pads, vias, lines, [])
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pts = pick(z, f, used)
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used += pts
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got += pts
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print(u' %s：%s' % (z[0], ' '.join('(%.2f,%.2f)' % p for p in pts) or u'无'))
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if not got:
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sys.exit(u'一个孔位都没挑出来')
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# 校核：借 pcb1_i2c_l3.verify 的孔判据（路径写成"原地换层"，只出一个孔、没有线段）
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routes = [('GND', [(x, y, M.L3, M.WIRE), (x, y, M.L_TOP, M.WIRE),
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(x, y, M.L_TOP, M.WIRE)]) for x, y in got]
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bad = M.verify(routes, pads, vias, lines)
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for b in bad[:20]:
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print(u' ✗ ' + b)
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print(u' 校核：%s' % (u'✅ 全过（%d 个孔）' % len(got) if not bad
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else u'❌ %d 条' % len(bad)))
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if bad:
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sys.exit(1)
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if not push:
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print(u'\n（只算不下发。要下发加 --push）')
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return
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RS.ROUTES = os.path.join(HERE, '_pcb1_gnd_stitch.json')
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RS.push({('GND%s%03d' % (chr(0), i)): p for i, (_n, p) in enumerate(routes)})
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print(u'⚠️ 新过孔穿过内层平面 —— 现在必须重铺一次：'
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u'/c/Python314/python .claude/pcb1_pour.py --push --refresh')
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if __name__ == '__main__':
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main()
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