zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
138 行
5.6 KiB
Python
138 行
5.6 KiB
Python
# -*- coding: utf-8 -*-
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u"""全工程扫一遍「旗/端口的引脚有没有真的接在导线端点上」。
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/c/Python314/python .claude/port_audit.py
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## 为什么需要它（2026-09-03 踩到的第三种断线）
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`verify_sch.py` 判端口连接的条件是「引脚**落在导线上**」。这个条件太松：
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EasyEDA Pro 只在**导线端点**处认连接，引脚压在一条导线的**中段**是不连的 ——
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渲染出来看着完全正常，DRC 不报，`verify_sch --nets` 也算它连上。
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实测证据（P1-INPUT，U13 INA226）：
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| 端口 | 引脚坐标 | 落在 | PCB 里的网络 |
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| SDA | (910, 380) | 导线 **端点** `[910,380 → 910,570]` | `SDA` ✅ |
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| SCL | (920, 340) | 导线 **中段** `[920,320 → 920,570]` | `$1N257` ❌ |
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后果：U13 的 SCL 没接上 I²C 总线，**输入侧检流整片芯片是死的**，
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而且因为 A0 就搭在这个节点上，地址 0x43 也无从谈起。
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## 三种「几何过、电气不过」的断法（本工程都真踩过）
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1. **零长度导线**：端口引脚与元件引脚同坐标，中间那段导线长度为 0（skill §8a）。
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2. **中段搭接**：端口引脚压在导线中段而非端点（本文件抓的就是这个）。
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3. **只有名字没有线**：旗/端口悬空，`verify_sch` 的「无网络名」那一条能抓。
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## 判定口径
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- `端点` —— 引脚与某条导线的首/末点重合 → 正常。
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- `顶点` —— 引脚与折线的中间顶点重合 → **可疑**（同样不是端点）。
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- `中段` —— 引脚落在某段的内部 → **可疑**。
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- `悬空` —— 压根不在任何导线上 → 可疑（除非它和元件引脚同坐标，那是第 1 类）。
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坐标单位是原理图的 0.01 inch，全工程都吸附在 5 的倍数上，所以容差取 0.6 足够。
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"""
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import io, json, os, sys
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HERE = os.path.dirname(os.path.abspath(__file__))
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sys.path.insert(0, HERE)
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from eda import run
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TOL = 0.6
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_CACHE = json.load(io.open(os.path.join(HERE, 'eda-parts.json'), encoding='utf-8'))
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# 默认扫下板；`--board Board2` 扫载板（两块板的页表都在 eda-parts.json 里）
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if '--board' in sys.argv:
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_b = sys.argv[sys.argv.index('--board') + 1]
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PAGES = _CACHE['schematic_boards'][_b]['pages']
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else:
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PAGES = _CACHE['pages']
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JS = u"""
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await eda.dmt_EditorControl.openDocument('%s');
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await new Promise(r => setTimeout(r, 1200));
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const polys = [];
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for (const w of await eda.sch_PrimitiveWire.getAll()) {
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const l = w.getState_Line();
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if (!l || l.length < 4) continue;
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// ⚠ getState_Line() 返回的是**端点对**（每 4 个数一段），不是折线路径。
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// 当折线解析会凭空造出斜线段，进而把 197 个好的 GND 旗误报成可疑。
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for (let i = 0; i + 3 < l.length; i += 4)
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polys.push([[Math.round(l[i]), Math.round(l[i+1])], [Math.round(l[i+2]), Math.round(l[i+3])]]);
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}
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const ports = [], pins = [];
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for (const c of await eda.sch_PrimitiveComponent.getAll()) {
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const t = c.getState_ComponentType();
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let nn = null; try { nn = c.getState_Net ? c.getState_Net() : null; } catch (e) {}
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const ps = await c.getAllPins();
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for (const q of (ps || [])) {
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const rec = [Math.round(q.getState_X()), Math.round(q.getState_Y())];
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if (t === 'netport' || t === 'netflag') ports.push({t, net: nn, d: c.getState_Designator() || '', x: rec[0], y: rec[1]});
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else pins.push({d: c.getState_Designator() || '', n: q.getState_PinNumber(), x: rec[0], y: rec[1]});
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}
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}
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return {polys, ports, pins};
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"""
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def near(ax, ay, bx, by):
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return abs(ax - bx) <= TOL and abs(ay - by) <= TOL
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def on_seg(px, py, ax, ay, bx, by):
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u"""点在线段内部（不含两端）。只处理水平/垂直/斜的一般情况。"""
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dx, dy = bx - ax, by - ay
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if abs(dx) <= TOL and abs(dy) <= TOL:
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return False
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cross = (px - ax) * dy - (py - ay) * dx
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if abs(cross) > TOL * max(1.0, (dx * dx + dy * dy) ** 0.5):
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return False
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dot = (px - ax) * dx + (py - ay) * dy
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L2 = dx * dx + dy * dy
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return TOL < dot < L2 - TOL
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def classify(p, segs, pins):
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u"""端点 = 连；其余三种都是真断线。"""
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for a, b in segs:
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if near(p['x'], p['y'], *a) or near(p['x'], p['y'], *b):
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return u'端点'
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for a, b in segs:
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if on_seg(p['x'], p['y'], a[0], a[1], b[0], b[1]):
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return u'中段'
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for q in pins:
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if near(p['x'], p['y'], q['x'], q['y']):
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return u'压引脚'
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return u'悬空'
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def main():
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bad = []
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total = 0
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for name, uuid in PAGES.items():
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r = run(JS % uuid, timeout=120)
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if not r.get('success'):
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print(u'%-12s 读失败: %s' % (name, json.dumps(r, ensure_ascii=False)[:200]))
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continue
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d = r['result']
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rows = []
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for p in d['ports']:
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total += 1
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k = classify(p, [(s[0], s[1]) for s in d['polys']], d['pins'])
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if k != u'端点':
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rows.append((k, p))
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print(u'%-12s 旗/端口 %3d 个，可疑 %d' % (name, len(d['ports']), len(rows)))
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for k, p in sorted(rows, key=lambda kp: (kp[0], kp[1]["net"] or "", kp[1]["x"], kp[1]["y"])):
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print(u' %-4s %-12s (%s) @ (%d, %d)' % (k, p['net'] or u'(无名)', p['t'], p['x'], p['y']))
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bad.append((name, k, p))
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print(u'')
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print(u'合计 %d 个旗/端口，可疑 %d 个。' % (total, len(bad)))
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if bad:
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print(u'「中段」「顶点」「悬空」都是真断线；「压引脚」是零长度导线（skill §8a）。')
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sys.exit(1 if bad else 0)
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if __name__ == '__main__':
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main()
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