zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
26 行
975 B
Python
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Python
import fitz, math, sys
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from trace import nets
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from collections import defaultdict
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def highlight(pgno, probe, out, pad=22, scale=6):
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doc=fitz.open('Xiaomi_Mi_8_Schematic.pdf')
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page=doc[pgno-1]
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segs,dsu,key,comp=nets(page)
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pts=[]
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for a,b in segs: pts.append(a); pts.append(b)
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d,p=min((math.dist(p,probe),p) for p in pts)
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c=dsu.find(key(p))
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mine=[(a,b) for a,b in segs if dsu.find(key(a))==c]
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r=fitz.Rect(1e9,1e9,-1e9,-1e9)
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for a,b in mine:
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for q in (a,b):
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r.x0=min(r.x0,q[0]); r.y0=min(r.y0,q[1])
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r.x1=max(r.x1,q[0]); r.y1=max(r.y1,q[1])
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for a,b in mine:
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page.draw_line(fitz.Point(*a), fitz.Point(*b), color=(0,0.75,0), width=2.2)
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r=fitz.Rect(r.x0-pad, r.y0-pad, r.x1+pad, r.y1+pad)
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clip=r*page.rotation_matrix
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pix=page.get_pixmap(matrix=fitz.Matrix(scale,scale), clip=clip)
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pix.save(out)
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print(out, 'dist=%.1f'%d, 'segs=%d'%len(mine), 'bbox=%s'%r, pix.width, pix.height)
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