文件
zhou yang和Claude Opus 5 2bfe308b30 初始导入:PhoneRail 五路手机直供电源板
原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接,固件刚完成骨架包 A1。
这次是把已有的一切一次性纳入版本控制,没有改动任何设计内容。

纳入:
- 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本
- .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存(eda-parts.json、
  pcb-parts.json、pcb-pads.json、p2-ch1.json 等,是重画各页的唯一事实来源)
- 117 张验证截图(本项目所有方向问题都是靠人眼看截图发现的,属于证据不是垃圾)
- firmware/ 的 A1 骨架与 site/ 文档站源码

.gitignore 排除:构建产物(firmware/build、host/build、sdkconfig)、
site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。

.gitattributes 默认 `* -text`:现有 .py/.json 大多是 CRLF,原样存,
不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。

Co-Authored-By: Claude Opus 5 <[email protected]>
Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
2026-09-06 18:18:14 +08:00

182 行
1.6 KiB
JSON

{
"J71": [
"3",
"5",
"7",
"9",
"10",
"11",
"13",
"15",
"17",
"18",
"20",
"21",
"25",
"26",
"27",
"28",
"30",
"31",
"32",
"33",
"34",
"35",
"36",
"38",
"39",
"40",
"42",
"43",
"44",
"45",
"46",
"48",
"49",
"50"
],
"J72": [
"3",
"5",
"7",
"9",
"10",
"11",
"13",
"15",
"17",
"18",
"20",
"21",
"25",
"26",
"27",
"28",
"30",
"31",
"32",
"33",
"34",
"35",
"36",
"38",
"39",
"40",
"42",
"43",
"44",
"45",
"46",
"48",
"49",
"50"
],
"J73": [
"3",
"5",
"7",
"9",
"10",
"11",
"13",
"15",
"17",
"18",
"20",
"21",
"25",
"26",
"27",
"28",
"30",
"31",
"32",
"33",
"34",
"35",
"36",
"38",
"39",
"40",
"42",
"43",
"44",
"45",
"46",
"48",
"49",
"50"
],
"J74": [
"3",
"5",
"7",
"9",
"10",
"11",
"13",
"15",
"17",
"18",
"20",
"21",
"25",
"26",
"27",
"28",
"30",
"31",
"32",
"33",
"34",
"35",
"36",
"38",
"39",
"40",
"42",
"43",
"44",
"45",
"46",
"48",
"49",
"50"
],
"J75": [
"3",
"5",
"7",
"9",
"10",
"11",
"13",
"15",
"17",
"18",
"20",
"21",
"25",
"26",
"27",
"28",
"30",
"31",
"32",
"33",
"34",
"35",
"36",
"38",
"39",
"40",
"42",
"43",
"44",
"45",
"46",
"48",
"49",
"50"
]
}