zhou yang和Claude Opus 5
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原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
45 行
1.5 KiB
Python
45 行
1.5 KiB
Python
import fitz, math
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from collections import defaultdict
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from trace import nets
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doc=fitz.open('Xiaomi_Mi_8_Schematic.pdf')
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NETCOL={0xFF0000, 0x400040}
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def labels(page):
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out=[]
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for b in page.get_text('dict')['blocks']:
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for l in b.get('lines',[]):
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for s in l['spans']:
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t=s['text'].strip()
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if s['color'] in NETCOL and t and t not in ('o','<','>'):
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out.append((t, fitz.Rect(s['bbox'])))
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return out
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def gnd_comps(segs,dsu,key):
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by=defaultdict(list)
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for a,b in segs: by[dsu.find(key(a))].append((a,b))
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g=set()
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for c,ss in by.items():
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sh=[round(math.dist(*s),1) for s in ss if 1.0<math.dist(*s)<9.0]
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if len(sh)>=3 and len(set(sh))>=3: g.add(c)
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return g
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def dump(pgno, pinxy, maxd=14):
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page=doc[pgno-1]
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segs,dsu,key,comp=nets(page)
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pts=[]
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for a,b in segs: pts.append(a); pts.append(b)
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lb=labels(page); gc=gnd_comps(segs,dsu,key)
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res={}
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for pin,q in sorted(pinxy.items()):
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d,p=min((math.dist(p,q),p) for p in pts)
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if d>maxd: res[pin]=('NO-WIRE',d,0,''); continue
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c=dsu.find(key(p)); cp=comp[c]
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best=None
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for t,r in lb:
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dm=min(math.hypot(max(r.x0-x,0,x-r.x1), max(r.y0-y,0,y-r.y1)) for x,y in cp)
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if best is None or dm<best[0]: best=(dm,t)
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nm=best[1] if best and best[0]<=16 else ''
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if c in gc and not nm: nm='GND?'
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res[pin]=(nm or '(unlabeled)', d, len(cp), f'{best[0]:.1f}' if best else '')
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return res
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