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EDL 未用端与供电路径复核
后续已补齐Hub配置下拉并开始局部布线，最新ERC为29/196，详见 ERC_DISPOSITION.md。下文为本阶段历史记录；其中“各499”是DRC报告列表数量，不是完整未连接数，现已改用原生连通引擎统计。
2026-09-07，接续 IC_PIN_REVIEW_R3。当前 ERC：下板 33 项，载板 212 项。PCB 尚未布线或铺铜。
五路 EDL 常闭端
已为载板 U41～U45 的 3 脚添加 NC 标记。依据 TI TS5A3157 手册第 3 页引脚表及第 16 页 8.4.1：未用 NO、NC、COM 可以悬空，但 IN 必须有确定电平。
逐路编译网表确认：1 脚 NO 接 J61～J65 的 1 脚，4 脚 COM 接接口 2 脚；3 脚没有其他端点；6 脚 IN 接 EDL_EN1～5，并由 R741～R745 的 100kΩ 下拉。供电正常且控制输出高阻时，IN 为低，COM 接悬空的 NC，两个 EDL 接口信号端不短接；IN 为高时 COM 接 NO。此次只确认未用端及正常供电下的选择逻辑，未证明掉电隔离或手机端信号电压兼容性。
变更前后 519 个元件属性、562 个网络名称及端点集合全部一致，唯一引脚属性差异为上述五脚增加 +no_connect。ERC 检查配置未改变，逐项比较确认仅移除五项对应未连接报告。
当前未连接待审数量为 225：下板 22、载板 203。其余条目均保持 REVIEW_REQUIRED，见 逐脚清单。历史 R3 清单保留为变更前记录。
十项电源未驱动报告
检查基于本轮重新编译的网表，全部十项均找到预期的拓扑来源；未添加 PWR_FLAG，ERC 报告继续保留。
| 板/网络 | 已核对来源 | ERC 表达限制 |
|---|---|---|
| 下板 GND | J1.1 外部电源负端 | 连接器为无源脚 |
| 下板 +12V | J1.2 → F1 → Q1 源漏路径 → Rs6 → +12V | 保险丝、MOS、采样电阻不声明电源输出 |
| 下板 +3V3 | +12V → U19 → L2 → +3V3 | 电感隔开开关脚与输出网 |
| 下板 VO1～VO5 | +12V → U1～U5 的 PH → L101～L501 → U14～U18 的 IN9～13 | 输出电感为无源脚 |
| 载板 GND | 下板 GND 经 J24/J25 对插 J31/J32 | 分板 ERC 看不到外部来源 |
| 载板 +5V | 下板 +12V → U30 → L3 → +5V → 对插 → U24～U28、U31 | 分板 ERC 看不到外部来源 |
82 项拓扑检查通过；同时逐一核对全部 80 个奇偶对换的对插针位网络。这些结果不证明 MOS 栅极保护动作、器件额定值、启动、负载能力或 PCB 实际铜连接合格。后续在这些条件核实后，可用限定范围的 PWR_FLAG 表达已确认的供电来源。
验证及下一步
- 两板几何 DRC、原理图一致性及关键布局距离通过；仍各有 499 项未布线连接。
- 硬件专项：使用已修正固件副本，505 通过、0 失败、2 项既定延期；同级固件合入状态未改变。
- 下一步优先核查 ESP32 下载恢复入口、Hub 配置/过流与端口供电责任、DAC 未用反馈端，随后推进功率热回路和 Kelvin 取样布线。
& D:/KiCad/bin/python.exe scripts/review_edl_nc.py
& D:/KiCad/bin/python.exe scripts/check_power_paths.py
& D:/KiCad/bin/python.exe scripts/verify_pcb_layout.py
& D:/KiCad/bin/python.exe scripts/check_hardware.py --firmware-dir out/firmware-fan-r2 --out out/edl-nc-review/contracts
结果：EDL 对账、供电路径、布局检查。review_edl_nc.py --baseline 仅供首次建基线，已有 before 目录时拒绝覆盖。