zhou yang和Claude Opus 5
2bfe308b30
原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。 这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。 纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。 .gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存， 不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8
108 行
4.5 KiB
Python
108 行
4.5 KiB
Python
# -*- coding: utf-8 -*-
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u"""P4B-HUB 的元件最终位置（分块摆放）。
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页面分块（1170×825，标题栏占 x>455 且 y<192）：
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y=800 ┌ 【去耦 bank】x 40~320, y 700~760 ─────────────────────────┐
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│ 【B1 晶振】x 900~1140, y 620~760
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│ 左侧端口列 x=170 【B2 RBIAS/VDD18PLL/VDD18】y 520~600
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│ （标签朝左） ┌ U32 ┐ 【B3 口6/7禁用】y 430~510
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│ 【B5 分压】 │65 脚│ 【B4 跳线下拉+RESET】y 340~420
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│ x 40~80 └─────┘ 右侧端口列 x=760（标签朝右）
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y=340 ├───────────────────────────────────────────────────────────┤
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│ 【B8 LDO】x 100~340 【B7 12V→5V】x 480~900 【去耦续】 │
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y=192 ├──────────────── 标题栏从这里往下、往右 ────────────────────┤
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│ 【B6 上游 USB-C】x 120~440, y 40~190（全在标题栏左边） │
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y= 20 └───────────────────────────────────────────────────────────┘
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用法: python .claude/p4b_pos.py # 把元件挪到位并重新读回引脚
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"""
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import io, json, os, sys
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HERE = os.path.dirname(os.path.abspath(__file__))
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sys.path.insert(0, HERE)
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PAGE = '7a469c6f43d6d0c8'
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POS = {
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'U32': (500, 500, 0),
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# 【B1】晶振
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'Y1': (1000, 700, 0),
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'C740': (920, 660, 270),
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'C741': (1090, 660, 270),
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# 【B2】RBIAS / VDD18PLL / VDD18
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'R708': (960, 560, 270),
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'C743': (1060, 560, 270),
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'C742': (1130, 560, 270),
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# 【B3】端口 6/7 禁用上拉
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'R714': (955, 450, 0),
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'R715': (955, 490, 0),
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# 【B4】跳线下拉 + RESET 上拉
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'R711': (920, 380, 270),
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'R712': (970, 380, 270),
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'R719': (1020, 380, 270),
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'R720': (1070, 380, 270),
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'R716': (1130, 380, 270),
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# 【B5】VBUS_DET 分压
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'R709': (60, 400, 270),
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'R710': (60, 320, 270),
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# 【B6】上游 USB-C
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'J23': (260, 110, 0),
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'R717': (400, 140, 0),
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'R718': (400, 100, 0),
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# 【B7】12V → 5V
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'C731': (500, 280, 270),
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'C732': (535, 280, 270),
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'U30': (600, 270, 0),
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'C733': (660, 330, 270),
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'L3': (730, 280, 0),
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'C734': (790, 280, 270),
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'C735': (825, 280, 270),
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'R706': (880, 300, 270),
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'R707': (880, 230, 270),
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# 【B8】5V → 3V3（Hub 专用）
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'C736': (120, 260, 270),
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'U31': (200, 260, 0),
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'C737': (320, 260, 270),
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# 3V3 去耦 bank（PCB 上要贴到各电源脚，§10）
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'C744': (60, 720, 270), 'C745': (95, 720, 270), 'C746': (130, 720, 270),
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'C747': (165, 720, 270), 'C748': (200, 720, 270), 'C749': (235, 720, 270),
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'C750': (270, 720, 270), 'C751': (305, 720, 270),
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}
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if __name__ == '__main__':
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from eda import run
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js = """
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await eda.dmt_EditorControl.openDocument('%s');
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await new Promise(r=>setTimeout(r,1500));
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if ((await eda.dmt_Schematic.getCurrentSchematicPageInfo()).name !== 'P4B-HUB')
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return {err:'页面不对'};
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const POS = %s;
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let n = 0; const miss = [];
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for (const c of await eda.sch_PrimitiveComponent.getAll()){
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if (c.getState_ComponentType() !== 'part') continue;
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const d = c.getState_Designator();
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if (!POS[d]) { miss.push(d); continue; }
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const [x, y, r] = POS[d];
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await c.toAsync().setState_X(x).setState_Y(y).setState_Rotation(r).done();
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n++;
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}
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const out = {};
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for (const c of await eda.sch_PrimitiveComponent.getAll()){
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if (c.getState_ComponentType() !== 'part') continue;
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const o = {};
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for (const p of await c.getAllPins())
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o[p.getState_PinNumber ? p.getState_PinNumber() : p.getState_PinName()] =
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[Math.round(p.getState_X()), Math.round(p.getState_Y()), p.getState_PinName()];
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out[c.getState_Designator()] = o;
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}
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return {moved: n, missing: miss, pins: out};
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""" % (PAGE, json.dumps(POS))
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r = run(js, timeout=600)
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if not r.get('success'):
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print(json.dumps(r, ensure_ascii=False)[:400]); sys.exit(1)
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res = r['result']
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print(u'挪了 %d 个，未在表里: %s' % (res['moved'], res['missing']))
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io.open(os.path.join(HERE, 'p4b-pins.json'), 'w', encoding='utf-8').write(
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json.dumps(res['pins'], ensure_ascii=False, indent=1))
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print(u'引脚已写入 .claude/p4b-pins.json')
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