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作者	SHA1	备注	提交日期
zhou yang和Claude Opus 5	ff50ccd4b0	新增 solidworks-assembly skill：EasyEDA STEP → SolidWorks 装配与干涉检查本机环境已实测：SOLIDWORKS 2025 SP01.1（RevisionNumber 33.1.1）、 Python 3.14.3 64 位 + pywin32，GetActiveObject 可挂已开实例。已跑通的链路： - EasyEDA get3DFile 导 STEP —— 桥有 30s 硬超时，必须异步启动+轮询； 4MB 分块 base64 取回（刀片 31.2MB/25s，底板 53.9MB/44s） - GetImportFileData + LoadFile4 导入（得到带位号的装配树，一块板 95 个文档） - 遍历 GetDocuments 拿临时顶层 SLDASM → AddComponent4 插入（⛔ AddComponent5 恒返回 None） - ToolsCheckInterference2(0, EMPTY, False, pc, pf) 5 参形式可调 - CloseAllDocuments(True) 清理（295 文档 0.9s） ⛔ 未完成：刀片摆位（CreateTransform 卡在 pywin32 封送）、坐标系（插入后两板被重心归零，§14 的平移量不能直接用）。 ⇒ 现状能装能查，但两板堆在原点，干涉结果无工程意义。 NOTES-probed.md 记了 18 节实测坑，包括： - 无参成员是属性不是方法（含 GetMathUtility 这个例外） - SaveAs3 返回 True 但写出的是废件（外部引用断链） - LoadFile4 不会插进当前装配体 - 动态派发"找不到成员"时用 _oleobj_.GetIDsOfNames + Invoke 绕行 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB	2026-09-12 14:08:36 +08:00
zhou yang和Claude Opus 5	efcba30a0c	R2 底板改 4 层（D15）：规则 / 几何 / 背面摆位 / 4 层布线与铺铜，已下发 - 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base） - 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base） - 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base） - 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面 - 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、 J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder 开关（route_base、remote_route.ps1）；剩 37 个网待手工补 - 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）；已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查） - 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB	2026-09-10 21:02:10 +08:00
zhou yang和Claude Opus 5	2bfe308b30	初始导入：PhoneRail 五路手机直供电源板原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。纳入： - 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本 - .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、 pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源） - 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾） - firmware/ 的 A1 骨架与 site/ 文档站源码 .gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、 site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 .stale。 .gitattributes 默认 ` -text`：现有 .py/.json 大多是 CRLF，原样存，不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8	2026-09-06 18:18:14 +08:00

作者

SHA1

备注

提交日期

zhou yang和Claude Opus 5

ff50ccd4b0

新增 solidworks-assembly skill：EasyEDA STEP → SolidWorks 装配与干涉检查

本机环境已实测：SOLIDWORKS 2025 SP01.1（RevisionNumber 33.1.1）、
Python 3.14.3 64 位 + pywin32，GetActiveObject 可挂已开实例。

已跑通的链路：
- EasyEDA get3DFile 导 STEP —— 桥有 30s 硬超时，必须异步启动+轮询；
  4MB 分块 base64 取回（刀片 31.2MB/25s，底板 53.9MB/44s）
- GetImportFileData + LoadFile4 导入（得到带位号的装配树，一块板 95 个文档）
- 遍历 GetDocuments 拿临时顶层 SLDASM → AddComponent4 插入（⛔ AddComponent5 恒返回 None）
- ToolsCheckInterference2(0, EMPTY, False, pc, pf) 5 参形式可调
- CloseAllDocuments(True) 清理（295 文档 0.9s）

⛔ 未完成：刀片摆位（CreateTransform 卡在 pywin32 封送）、
坐标系（插入后两板被重心归零，§14 的平移量不能直接用）。
⇒ 现状能装能查，但两板堆在原点，干涉结果无工程意义。

NOTES-probed.md 记了 18 节实测坑，包括：
- 无参成员是属性不是方法（含 GetMathUtility 这个例外）
- SaveAs3 返回 True 但写出的是废件（外部引用断链）
- LoadFile4 不会插进当前装配体
- 动态派发"找不到成员"时用 _oleobj_.GetIDsOfNames + Invoke 绕行

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2026-09-12 14:08:36 +08:00

zhou yang和Claude Opus 5

efcba30a0c

R2 底板改 4 层（D15）：规则 / 几何 / 背面摆位 / 4 层布线与铺铜，已下发

- 规则：铜层 2→4，差分 0.28/0.18，间距 0.15，过孔 0.3/0.2（rules_base）
- 几何：98×98 板框 + 4×M3，槽阵居中，L1 12V 大铜 + 指头（pcb_base）
- 摆位：五插槽留 L1，其余 133 件翻到 L4；背面镜像规则实测；Hub 放走廊 2、
  东移 2.5 mm；扇出圈 / 小件间距 1.5（去耦例外）/ 9 A 过孔阵禁区（place_base）
- 叠层按用户决定改为 L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面
- 布线：D± 七对按构造布通（USB3 掉头、USB1/2 北去掉头、USB4/5 东绕、
  J23 桥），+3V3 / GND / +12V 平面网每脚一孔，0.125 网格 + PathFinder
  开关（route_base、remote_route.ps1）；剩 37 个网待手工补
- 铺铜：4 层重写，入口链自南向北切段 + 断面校核（pour_base）；
  已下发布线 / 缝合孔 / 铜面轮廓，填铜未成功（待查）
- 工具：plot_base / plot_routes / shot_base，board_check 通孔两层都算

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2026-09-10 21:02:10 +08:00

zhou yang和Claude Opus 5

2bfe308b30

初始导入：PhoneRail 五路手机直供电源板

原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。
这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。

纳入：
- 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本
- .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、
  pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源）
- 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾）
- firmware/ 的 A1 骨架与 site/ 文档站源码

.gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、
site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。

.gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存，
不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。

Co-Authored-By: Claude Opus 5 <[email protected]>
Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8

2026-09-06 18:18:14 +08:00