R2：底板 / 刀片布局布线脚本、快照、截图与规划文档更新（含外壳、打印件、布线归档）
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zhou yang
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# -*- coding: utf-8 -*-
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u"""下板 PCB1：把元件的**通道ID（uniqueId）**与原理图重新对齐。
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/c/Python314/python .claude/pcb1_uid_sync.py # 只对账，不动板
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/c/Python314/python .claude/pcb1_uid_sync.py --push # 写回 + 存盘 + 回查
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## 修的是什么
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「设计 → 从原理图导入变更」是**按 uniqueId 配对**原理图元件与 PCB 元件的，
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**不是按位号**。2026-09-08 实测下板上这个 ID 与原理图**整体错了一格**：
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位号 PCB 原理图
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J26 gge418 gge419
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J27 gge419 gge420 ← 板上 J27 拿着原理图 J26 的 ID
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Q9 gge423 gge424
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R753 gge413 gge414
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于是 EasyEDA 把**原理图的 J26 配到了板上的 J27** 头上，进而提出一整套
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「改位号 / 改封装 / 改网络」的重映射。**那份清单看着像在修错，其实会把一块
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本来正确的板改坏** —— 同期按四项（位号 / 封装 / 器件值 / 焊盘网络）逐个对账，
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风扇块 23 件全部一致。
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错位的来源是 skill §9o：某一页被整页重画过，元件 uuid 全新，
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EasyEDA 重编 uniqueId 时和 PCB 侧对不上了。
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## 判据（不要拿导入对话框当判据）
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对话框是**结果**不是**原因**：它按错位的配对去算差异，算出来的东西自然也是错位的。
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真正的判据是这里做的事 —— **按位号把两边的 uniqueId 摆在一起比**。
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## 为什么要两阶段写
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这是一个**排列**（J27 的 ID 要给 J26、J26 的给别人），直接按目标值挨个写会在
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中途出现**两个元件同 ID**。所以先把所有要改的写成一批临时 ID（`zzsync<n>`），
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再写成目标值。
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## ⚠️ 写之前先存盘快照
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`_pcb1_snapshot.py` 存一份。这个脚本改的是元件身份，出错了看不出来 ——
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DRC / 几何检查 / 连通性一条都不会报，只有下次开导入对话框才发现。
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"""
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import io
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import json
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import os
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import sys
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HERE = os.path.dirname(os.path.abspath(__file__))
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sys.path.insert(0, HERE)
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from eda import run
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PCB = '7e9415a16a909c51'
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CACHE = os.path.join(HERE, 'eda-parts.json')
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def call(js, timeout=300):
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r = run(js, timeout=timeout)
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if not r.get('success'):
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raise RuntimeError(json.dumps(r, ensure_ascii=False)[:1200])
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return r['result']
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def pages():
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c = json.load(io.open(CACHE, encoding='utf-8'))
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return c['pages'] # Board1 的页表就在顶层（`--board Board2` 才走 schematic_boards）
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JS_PCB = u"""
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await eda.dmt_EditorControl.openDocument('%s');
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await new Promise(r => setTimeout(r, 2000));
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const o = {};
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for (const c of await eda.pcb_PrimitiveComponent.getAll())
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o[c.getState_Designator()] = c.getState_UniqueId() || '';
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return o;
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""" % PCB
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JS_SCH = u"""
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await eda.dmt_EditorControl.openDocument('%s');
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await new Promise(r => setTimeout(r, 1500));
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const cur = await eda.dmt_Schematic.getCurrentSchematicPageInfo();
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const o = {};
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for (const c of await eda.sch_PrimitiveComponent.getAll()) {
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if (c.getState_ComponentType() !== 'part') continue;
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if (c.getState_AddIntoPcb && c.getState_AddIntoPcb() === false) continue; // 离板器件不上 PCB
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o[c.getState_Designator()] = c.getState_UniqueId() || '';
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}
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return {page: cur.name, uids: o};
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"""
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def collect():
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pcb = call(JS_PCB)
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sch = {}
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for name, uuid in sorted(pages().items()):
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r = call(JS_SCH % uuid)
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for d, u in r['uids'].items():
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if d in sch:
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print(u' ⚠️ 位号 %s 在多页出现（%s）' % (d, r['page']))
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sch[d] = u
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return pcb, sch
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def main():
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push = '--push' in sys.argv
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pcb, sch = collect()
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print(u'PCB %d 件 / 原理图 %d 件' % (len(pcb), len(sch)))
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only_pcb = sorted(set(pcb) - set(sch))
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only_sch = sorted(set(sch) - set(pcb))
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if only_pcb:
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print(u'⚠️ PCB 有原理图没有 %d: %s' % (len(only_pcb), only_pcb))
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if only_sch:
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print(u'⚠️ 原理图有 PCB 没有 %d: %s' % (len(only_sch), only_sch))
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diff = {d: (pcb[d], sch[d]) for d in sorted(set(pcb) & set(sch)) if pcb[d] != sch[d]}
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print(u'\n通道ID 对不上的：%d / %d' % (len(diff), len(set(pcb) & set(sch))))
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for d, (a, b) in diff.items():
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print(u' %-6s PCB=%-10s 原理图=%-10s%s' % (d, a or '(空)', b or '(空)',
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u' ← 新建件，本来就没有' if not a else ''))
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if not diff:
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print(u'\n✅ 全部一致，导入对话框应当只报真实差异。')
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return
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# 目标值有没有撞车（同一个 uniqueId 被两个位号要）
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tgt = {}
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for d, (_a, b) in diff.items():
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tgt.setdefault(b, []).append(d)
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dup = {k: v for k, v in tgt.items() if len(v) > 1}
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if dup:
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sys.exit(u'⛔ 目标 uniqueId 撞车，不能自动修：%s' % dup)
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if not push:
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print(u'\n加 --push 写回（两阶段：先临时 ID 再目标 ID，避免中途重号）')
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return
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plan = [[d, b] for d, (_a, b) in sorted(diff.items())]
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r = call(u"""
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await eda.dmt_EditorControl.openDocument('%s');
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await new Promise(r => setTimeout(r, 2000));
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const PLAN = %s;
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const all = await eda.pcb_PrimitiveComponent.getAll();
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const by = {};
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for (const c of all) by[c.getState_Designator()] = c;
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// 第一阶段：全部写成临时 ID，解开排列里的环
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let n1 = 0;
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for (let i = 0; i < PLAN.length; i++) {
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const c = by[PLAN[i][0]];
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if (!c) continue;
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c.toAsync().setState_UniqueId('zzsync' + i).done();
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n1++;
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}
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// 第二阶段：写成目标 ID
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let n2 = 0;
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for (const [des, uid] of PLAN) {
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const c = by[des];
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if (!c) continue;
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c.toAsync().setState_UniqueId(uid).done();
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n2++;
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}
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await eda.pcb_Document.save();
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return {n1, n2};
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""" % (PCB, json.dumps(plan)))
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print(u'\n两阶段写入：临时 %d / 目标 %d，已存盘' % (r['n1'], r['n2']))
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# §9ad：save() 的返回值不算数，重新读一遍
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pcb2, sch2 = collect()
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left = {d: (pcb2[d], sch2[d]) for d in sorted(set(pcb2) & set(sch2)) if pcb2[d] != sch2[d]}
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if left:
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print(u'⛔ 回查还有 %d 个对不上：' % len(left))
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for d, (a, b) in left.items():
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print(u' %-6s PCB=%-10s 原理图=%s' % (d, a or '(空)', b or '(空)'))
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sys.exit(1)
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seen = {}
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for d, u in pcb2.items():
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if u:
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seen.setdefault(u, []).append(d)
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dup2 = {k: v for k, v in seen.items() if len(v) > 1}
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if dup2:
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sys.exit(u'⛔ PCB 上出现重号：%s' % dup2)
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print(u' ✔ 回查：%d 个元件的通道ID 与原理图逐个一致，且无重号' % len(pcb2))
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print(u'\n接着开一次「从原理图导入变更」核对：p1_import_rows2.py')
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if __name__ == '__main__':
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main()
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在新工单中引用
屏蔽一个用户