R2 底板：删 J1 通孔地脚里的 12 个过孔、天线缺口东移 0.3，写交接

- 板上与布线缓存同步删掉 J1.2 / J1.3 里误打的 12 个 GND 过孔（TH_KEYS 改名 bug 已在上一提交修）
- 天线缺口西沿 90.5 → 90.8：U20 地脚 1/40 到缺口边 0.155 → 0.454 mm，板框已重画并校验
- PROGRESS 顶部加「下次从这里开始」：填铜、DRC 挖槽区域、37 个网手工补线的顺序

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.claude/r2/pcb_base.py

@@ -169,8 +169,10 @@ def via_bands():
     return [slot_body(i) for i in range(1, SLOT_N + 1)]
 
 
-# ── ESP32 天线缺口（东板边，暂定：U20 摆位后按天线实际位置调）──────────────────
+# ── ESP32 天线缺口（东板边）────────────────────────────────────────────────────
-ANT_NOTCH = (90.5, 58.0, BW, 80.0)
+# 西沿 90.5 → 90.8（2026-09-10）：U20 焊盘外框东沿正好在 90.5，地脚 1 / 40 离缺口边只有 0.155 mm，
+# DRC「板框到贴片焊盘」要 0.3。东移 0.3 之后天线根部下面多留 0.3 mm 板材，影响可忽略。
+ANT_NOTCH = (90.8, 58.0, BW, 80.0)
 
 
 def notch_rect():

PROGRESS.md

@@ -6,6 +6,32 @@
   EasyEDA 下发与 DRC，不再做完整重算或局部 D± 试算。
 - 底板入口为 `.claude/r2/remote_route.ps1`；`route_base.py` 已加本机硬阻断，避免新会话误跑。
 
+## ⭐⭐⭐ 下次从这里开始（2026-09-10 夜，清上下文前写）
+
+**板子现在的状态**（EasyEDA `BASE-PCB` `7b9524b6aaf6f235`，4 层，98×98）：
+- 摆位已定稿并下发（138 件，5 插槽在 L1、133 件在 L4），读回校验全过。叠层 **L1 槽面 / L2 整层 +3V3 / L3 整层 GND / L4 器件面**。
+- 布线已下发（`--force`，带着未完成）：导线 ~2213 段、布线过孔 604、GND 缝合孔 122。D± 七对全通。
+- 铜面轮廓 83 块已建，**但没有填铜**（poured = 0）。
+- 已处理：J1 通孔地脚里误打的 12 个过孔已从板上和缓存里删掉（`route_base.TH_KEYS` 的改名 bug 已修）；
+  天线缺口西沿 90.5 → 90.8（U20 地脚 1/40 到缺口边 0.155 → 0.454 mm），板框已重画、校验通过。
+
+**下一步（按顺序）**：
+1. **填铜**：在客户端手动「工具 → 铺铜管理器 → 重建所有 → 确认」。自动点击（`pour_base.rebuild()`）在底板上返回 fired: true 但不出铜，
+   手动也不行再查（对照刀片 `pcb_pour.py`，它在刀片上是好的）。填完跑 `/c/Python314/python .claude/r2/board_check.py --base`。
+2. **DRC「挖槽区域」26 条**（对象 e149 / e150 / e55 / e56，板上图元里查不到）：在客户端点 DRC 条目定位是什么。
+   e55/e56 疑为 J23 外壳腿长槽孔；e149/e150 散在几个插槽附近 —— **若是插槽封装里真铣穿的槽，从下面穿过的 USB1/USB2 会被切断**，要先确认。
+   `/c/Python314/python .claude/drc_read.py --base`（`--no-check` 只读不重跑）。
+3. **补 37 个没连通的网**（清单 = `board_check.py --base` 的输出；手工补或逐条构造）：插槽针上的 EFUSE_EN1~4 / PRSNT1~3# /
+   SCL4/5 / SDA1/4/5 / INT#(J35) / +5V(J37.32)，U32 周围 CFGSEL0/1、NONREM1、VBUS_DET、VDD18PLL、+3V3_HUB 5 脚，
+   U20 周围 EN / NTC1 / MUX_RST# / FAN_TACH_IN，风扇区 FAN_12V_SW（整网）/ FAN_PWM_L / FAN_OUT_TACH_RAW / $6N48，
+   Buck 的 BST3V3 / $2N72 / $2N70，+3V3 七只脚没孔，VBUS_UP、SDA(U13)、VIN_SW(C4.2)、GND(U19.1)。
+4. 剩余 DRC：+5V 线离信号孔 0.124 mm 6 条、UP 对内线到孔 0.185 mm 5 条（0.125 网格量化）、板边到 $1N114 线 1 条、GND 线碰 $6N45 1 条。
+5. 布线若要重算：`remote_route.ps1 -Interp /root/pypy/bin/pypy3 -Variants @('--grid 0.125') -AcceptAny`（会覆盖缓存；
+   板上已有布线，重下发前先 `route_base.py --clear`）。
+
+**别再试的**：换 A* 顺序 / PathFinder / 拆线重布 / 小件扇出 / 12V 区过路费 —— 信号网都停在 37~42，细节见下面各段。
+工作区：已提交到 `994c5c2`；R2 以外的未跟踪文件（`kicad/`、`shots/`、根目录 A*/B* 截图、`.claude` 下的日志）没提交，是有意留着的。
+
 ## ⭐⭐ 新会话从这里开始：底板 4 层重做（D15，2026-09-10 用户已确认分区）
 
 **分区草图（用户已确认）**：`.claude/r2/M14-4L-floorplan.png`（左 = 正面 L1，右 = 背面 L4，同一套坐标、从上往下看）。