初始导入：PhoneRail 五路手机直供电源板

原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。
这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。

纳入：
- 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本
- .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、
  pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源）
- 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾）
- firmware/ 的 A1 骨架与 site/ 文档站源码

.gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、
site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。

.gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存，
不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。

Co-Authored-By: Claude Opus 5 <[email protected]>
Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8

.claude/obsolete/p2-pos.py

@@ -0,0 +1,23 @@
+# -*- coding: utf-8 -*-
+POS = {
+ 'U1':(300,660,0),
+ 'C1':(120,740,270),'C2':(155,740,270),'C3':(190,740,0),'C4':(225,740,270),
+ 'R3':(120,695,0),'C5':(400,730,0),'L1':(440,675,0),
+ 'R4':(445,590,270),'R5':(445,510,270),'C9':(400,600,270),
+ 'R6':(340,545,270),'C10':(340,485,270),'C11':(295,510,270),
+ 'C6':(480,640,270),'C7':(515,640,270),'C8':(550,640,270),
+ 'R1':(180,340,270),'R2':(180,260,270),
+ 'R7':(260,300,0),'R8':(370,300,0),'C12':(325,255,270),
+ 'U14':(680,625,180),
+ 'R14':(490,550,270),'R9':(465,545,270),'R10':(465,480,270),
+ 'R11':(565,480,270),'C14':(595,420,270),'R12':(500,400,0),'R13':(545,375,270),
+ 'R15':(790,545,270),'R16':(830,615,270),'R17':(830,555,270),
+ 'Rs1':(900,655,270),'U8':(820,460,0),'C13':(995,520,0),
+ 'J2':(1120,760,0),
+ 'Q1':(1080,470,0),'R18':(1060,545,270),
+ 'Q2':(1120,560,0),'R19':(1130,630,270),
+ 'R20':(600,300,0),'Q3':(650,300,0),'R21':(625,265,270),
+ 'R22':(760,300,0),'Q4':(810,300,0),'R23':(785,265,270),
+ 'R24':(920,300,0),'Q5':(970,300,0),'R25':(945,265,270),
+ 'J7':(1050,365,0),
+}