初始导入：PhoneRail 五路手机直供电源板

原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。
这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。

纳入：
- 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本
- .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、
  pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源）
- 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾）
- firmware/ 的 A1 骨架与 site/ 文档站源码

.gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、
site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。

.gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存，
不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。

Co-Authored-By: Claude Opus 5 <[email protected]>
Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8

.claude/_route3.log

@@ -0,0 +1,48 @@
+08:21:21 自动布线中...(20%)
+08:21:51 自动布线中...(25%)
+08:22:21 自动布线中...(30%)
+08:22:51 自动布线中...(30%)
+08:23:21 自动布线中...(35%)
+08:23:51 自动布线中...(35%)
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+08:25:51 自动布线中...(45%)
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+08:26:51 自动布线中...(50%)
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+08:28:51 自动布线中...(55%)
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+08:30:52 自动布线中...(60%)
+08:31:22 自动布线中...(65%)
+08:31:52 自动布线中...(65%)
+08:32:22 自动布线中...(65%)
+08:32:52 自动布线中...(65%)
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+08:34:52 自动布线中...(70%)
+08:35:22 自动布线中...(70%)
+08:35:52 自动布线中...(75%)
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+08:36:52 自动布线中...(75%)
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+08:37:52 自动布线中...(80%)
+08:38:22 自动布线中...(80%)
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+08:39:52 自动布线中...(85%)
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+08:41:22 自动布线中...(90%)
+08:41:52 自动布线中...(90%)
+08:42:22 自动布线中...(95%)
+08:42:52 自动布线中...(95%)
+08:43:22 (无进度条)
+08:43:52 (无进度条)
+08:44:22 (无进度条)
+DONE 进度条连续 3 次消失