初始导入：PhoneRail 五路手机直供电源板

原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。
这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。

纳入：
- 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本
- .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、
  pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源）
- 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾）
- firmware/ 的 A1 骨架与 site/ 文档站源码

.gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、
site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。

.gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存，
不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。

Co-Authored-By: Claude Opus 5 <[email protected]>
Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8

小米8原理图/probe2.py

@@ -0,0 +1,30 @@
+import fitz, math
+from trace import nets
+doc=fitz.open('Xiaomi_Mi_8_Schematic.pdf')
+
+def redtext(page):
+    out=[]
+    for b in page.get_text('dict')['blocks']:
+        for l in b.get('lines',[]):
+            for s in l['spans']:
+                if s['color']==0xFF0000 and s['text'].strip():
+                    out.append((s['text'].strip(), fitz.Rect(s['bbox'])))
+    return out
+
+def run(pgno, probes, maxd=18, top=3):
+    page=doc[pgno-1]
+    segs,dsu,key,comp=nets(page)
+    pts=[]
+    for a,b in segs: pts.append(a); pts.append(b)
+    rt=redtext(page)
+    for name,q in probes.items():
+        d,p=min((math.dist(p,q),p) for p in pts)
+        if d>maxd:
+            print(f'{name:10s} -> NO WIRE (d={d:.1f})'); continue
+        c=dsu.find(key(p)); cp=comp[c]
+        scored=[]
+        for t,r in rt:
+            dm=min(math.hypot(max(r.x0-x,0,x-r.x1), max(r.y0-y,0,y-r.y1)) for x,y in cp)
+            scored.append((dm,t))
+        scored.sort()
+        print(f'{name:10s} d={d:.1f} n={len(cp):3d} :: ' + ', '.join(f'{t}({dm:.1f})' for dm,t in scored[:top]))