初始导入：PhoneRail 五路手机直供电源板

原理图/PCB 已在 EasyEDA 里做到 12 页跨页 0 漏接，固件刚完成骨架包 A1。
这次是把已有的一切一次性纳入版本控制，没有改动任何设计内容。

纳入：
- 设计与需求文档、PROGRESS.md、小米8 参考原理图 PDF 与追脚脚本
- .claude/ 下的 EasyEDA 桥接工具链与几何/网表缓存（eda-parts.json、
  pcb-parts.json、pcb-pads.json、p2-ch1.json 等，是重画各页的唯一事实来源）
- 117 张验证截图（本项目所有方向问题都是靠人眼看截图发现的，属于证据不是垃圾）
- firmware/ 的 A1 骨架与 site/ 文档站源码

.gitignore 排除：构建产物（firmware/build、host/build、sdkconfig）、
site/node_modules、__pycache__、桥接日志 _bridge.log、脚本自标的 *.stale。

.gitattributes 默认 `* -text`：现有 .py/.json 大多是 CRLF，原样存，
不让 git 重写行尾。唯一例外是 *.sh 强制 LF —— 带 \r 的 shell 脚本 bash 跑不了。

Co-Authored-By: Claude Opus 5 <[email protected]>
Claude-Session: https://claude.ai/code/session_01QYuExfgyYa6DzRRcUso8M8

小米8原理图/pins.py

@@ -0,0 +1,31 @@
+import fitz, math, sys
+from trace import nets
+
+doc=fitz.open('Xiaomi_Mi_8_Schematic.pdf')
+
+def analyze(pgno, probes, radius=25):
+    page=doc[pgno-1]
+    segs,dsu,key,comp=nets(page)
+    words=page.get_text('words')
+    pts=[]
+    for a,b in segs:
+        pts.append((a,key(a))); pts.append((b,key(b)))
+    for name,(px,py) in probes.items():
+        # nearest endpoint
+        best=None
+        for (p,k) in pts:
+            dd=math.dist(p,(px,py))
+            if best is None or dd<best[0]: best=(dd,p,k)
+        if best is None or best[0]>15:
+            print(f'{name:8s} -> no wire (d={best[0]:.1f})'); continue
+        root=dsu.find(best[2])
+        cpts=comp[root]
+        labels=[]
+        for x0,y0,x1,y1,t,*_ in words:
+            cx,cy=(x0+x1)/2,(y0+y1)/2
+            dmin=min(math.dist((cx,cy),q) for q in cpts)
+            if dmin<=radius: labels.append((round(dmin,1),t))
+        labels.sort()
+        # keep informative tokens
+        keep=[t for d,t in labels if len(t)>2 and not t.replace('.','').isdigit()]
+        print(f'{name:8s} d={best[0]:.1f} comp_pts={len(cpts)}  ->  {keep[:14]}')