R2 底板：补 6 条自由丝印（插槽 NOT PCIe 警告 + J1/J23 接口标注）
板上 pcb_PrimitiveString 原本 0 条 —— 方案 §5.2 要求的插槽警告、J1/J23 的接口标注 一直只写在原理图说明文字里，从没落到 PCB。 已补并读回核对 6/6： - PWR 20V L4 (12.500, 1.800) J1 与 J23 同一颗 USB-C 座，插错要能看出来 - USB L4 (84.250, 1.800) J23 是 Hub 上行口 - NOT PCIe - PhoneRail blade only L3 (49.000, 79.480) - NOT PCIe ×3 L3 (36.000,18.520) / (62.000,38.840) / (45.000,59.160) 完整句只放得下一条，其余槽间放短标 ⇒ 五个槽每个都邻着一条。 三条坑（已写进 R2 §39.5）： - ⛔ 丝印压铜不算冲突（铜上有阻焊）。第一版把压铜也当冲突，六个候选位全军覆没， 看着像「板上没地方放字」。真正要避的只有 焊盘 / 过孔 / 位号 / 安装孔 / 板框外。 - ⚠ alignMode 要显式传 5（CENTER），不传默认不是居中，字会整体偏出去； 位号 Attribute 用的 3 是另一套口径。 - ⚠ 核对不能拿文案当字典 key：NOT PCIe 有三条，同名互相覆盖 ⇒ 「6 条都建上了」却报成「4/6 对上」。按 文案+坐标+层 配对。 新工具 silk_str.py：自带落点搜索（0.25 步长 + 偏移上限）、幂等下发、--verify 只读核对。 Co-Authored-By: Claude Opus 5 <[email protected]> Claude-Session: https://claude.ai/code/session_0168Bu6SEx3cXXCJLkdnE6zB
这个提交包含在：
zhou yang
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[
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{
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"text": "PWR 20V",
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"layer": 4,
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"x": 12.5,
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"y": 1.8,
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"fs": 1.2,
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"lw": 0.15
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},
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{
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"text": "USB",
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"layer": 4,
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"x": 84.25,
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"y": 1.8,
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"fs": 1.2,
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"lw": 0.15
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},
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{
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"text": "NOT PCIe - PhoneRail blade only",
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"layer": 3,
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"x": 49.0,
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"y": 79.48,
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"fs": 1.2,
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"lw": 0.15
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},
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{
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"text": "NOT PCIe",
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"layer": 3,
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||||||
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"x": 36.0,
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||||||
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"y": 18.52,
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"fs": 1.2,
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"lw": 0.15
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||||||
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},
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{
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||||||
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"text": "NOT PCIe",
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"layer": 3,
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||||||
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"x": 62.0,
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||||||
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"y": 38.84,
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||||||
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"fs": 1.2,
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||||||
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"lw": 0.15
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||||||
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},
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|
{
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||||||
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"text": "NOT PCIe",
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||||||
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"layer": 3,
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"x": 45.0,
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||||||
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"y": 59.16,
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"fs": 1.2,
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"lw": 0.15
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}
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]
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@@ -0,0 +1,195 @@
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# -*- coding: utf-8 -*-
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u"""底板的**自由丝印**（`pcb_PrimitiveString`）：接口标注 + 插槽警告。
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/c/Python314/python .claude/r2/silk_str.py # 抓板 + 找落点 + 报告（不下发）
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/c/Python314/python .claude/r2/silk_str.py --push # 下发（幂等：先删同文案的，再建）+ 读回核对
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/c/Python314/python .claude/r2/silk_str.py --verify # 只读回核对
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## 要标什么（方案 §5.2 / A1B-PD 的 note / PROGRESS 待办）
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| 文案 | 层 | 为什么 |
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|---|---|---|
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| `PWR 20V` | 4（底层，J1 在底面）| J1 与 J23 是**同一颗 USB-C 座**，插错要能看出来 |
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| `USB` | 4 | 同上，J23 是 Hub 上行口 |
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| `NOT PCIe - PhoneRail blade only` | 3（顶层，插槽在顶面）| 槽是 PCI-E x4 座，但针位是自定义的；插真 PCIe 卡会烧 |
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| `NOT PCIe` ×3 | 3 | 五个槽每个都要邻着一条提示，完整句只放得下一条 |
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## 判据：丝印**只避** 焊盘 / 过孔 / 位号 / 安装孔 / 板框外
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⛔ **压铜是常态**，不算冲突 —— 铜上有阻焊，油墨正常印在阻焊上。第一版把「压铜」也当冲突，
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于是六个候选位全军覆没，看着像「板上没地方放字」。
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⚠ `alignMode` 要显式传 **5 = CENTER**（枚举 `EPCB_PrimitiveStringAlignMode`）。
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不传的话默认不是居中，坐标含义和这里按中心算的框对不上，字会整体偏出去。
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（位号 `Attribute` 用的 3 是另一套口径，别照抄。）
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"""
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import io
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import json
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import math
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import os
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import sys
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sys.stdout.reconfigure(encoding='utf-8')
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HERE = os.path.dirname(os.path.abspath(__file__))
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sys.path.insert(0, os.path.dirname(HERE))
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||||||
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sys.path.insert(0, HERE)
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from eda import run # noqa: E402
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import pcb_base as B # noqa: E402
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import fp_edge # noqa: E402
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MIL = fp_edge.MIL
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FS, LW = 1.2, 0.15 # 字高 / 线宽（嘉立创丝印下限 0.8 / 0.15）
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CHAR_W, EDGE, CLR = 0.62, 0.5, 0.10
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ALIGN_CENTER = 5
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PLAN = os.path.join(HERE, '_base_silk_str.json')
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# (文案, 层, 目标 x, 目标 y, 允许偏移 dx, dy)
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SILK = [
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(u'PWR 20V', 4, 12.5, 1.8, 4.0, 1.0), # J1（底面）南侧
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||||||
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(u'USB', 4, 84.0, 1.8, 4.0, 1.0), # J23（底面）南侧
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||||||
|
(u'NOT PCIe - PhoneRail blade only', 3, 49.0, 79.48, 8.0, 3.0), # 槽4~槽5 之间
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||||||
|
(u'NOT PCIe', 3, 36.0, 18.52, 10.0, 3.0), # 槽1~槽2
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||||||
|
(u'NOT PCIe', 3, 62.0, 38.84, 10.0, 3.0), # 槽2~槽3
|
||||||
|
(u'NOT PCIe', 3, 49.0, 59.16, 16.0, 4.0), # 槽3~槽4
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|
]
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READ = u"""
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await eda.dmt_EditorControl.openDocument('%s');
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||||||
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await new Promise(r=>setTimeout(r,2500));
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||||||
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const M = 0.0254;
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||||||
|
const V = (await eda.pcb_PrimitiveVia.getAll()||[]).map(v=>[v.x*M, v.y*M, v.diameter*M]);
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||||||
|
const A = (await eda.pcb_PrimitiveAttribute.getAll()||[]).filter(a=>a.key==='Designator' && a.valueVisible)
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||||||
|
.map(a=>({ref:a.value, lay:a.layer, x:a.x*M, y:a.y*M, rot:((a.rotation%%360)+360)%%360, fs:a.fontSize*M}));
|
||||||
|
const S = (await eda.pcb_PrimitiveString.getAll()||[])
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||||||
|
.map(s=>({lay:s.layer, x:s.x*M, y:s.y*M, t:(s.text!==undefined?s.text:s.string), id:s.primitiveId}));
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||||||
|
return {vias:V, attrs:A, strs:S};
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||||||
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""" % B.PCB
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def tbox(t, x, y, fs=FS):
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h = fs
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w = CHAR_W * h * len(t)
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||||||
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return (x - w / 2. - CLR, y - h / 2. - CLR, x + w / 2. + CLR, y + h / 2. + CLR)
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||||||
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||||||
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def _ov(p, q):
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||||||
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return not (p[2] <= q[0] or q[2] <= p[0] or p[3] <= q[1] or q[3] <= p[1])
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||||||
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||||||
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||||||
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def clean(t, lay, x, y, pads, vias, attrs):
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||||||
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bb = tbox(t, x, y)
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||||||
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if bb[0] < EDGE or bb[1] < EDGE or bb[2] > B.BW - EDGE or bb[3] > B.BH - EDGE:
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||||||
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return False
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||||||
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want = (1, 12) if lay == 3 else (2, 12)
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||||||
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for p in pads:
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||||||
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if p[6] in want and _ov(bb, (p[2] - p[4] / 2., p[3] - p[5] / 2.,
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||||||
|
p[2] + p[4] / 2., p[3] + p[5] / 2.)):
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||||||
|
return False
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||||||
|
for (vx, vy, vd) in vias:
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||||||
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if _ov(bb, (vx - vd / 2., vy - vd / 2., vx + vd / 2., vy + vd / 2.)):
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||||||
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return False
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||||||
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for a in attrs:
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||||||
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if a['lay'] != lay:
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continue
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h = a['fs']
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w = CHAR_W * h * len(a['ref'])
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||||||
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if a['rot'] in (90, 270):
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||||||
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w, h = h, w
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||||||
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if _ov(bb, (a['x'] - w / 2., a['y'] - h / 2., a['x'] + w / 2., a['y'] + h / 2.)):
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return False
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||||||
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r = B.HOLE_D / 2. + 0.6
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||||||
|
for (hx, hy) in B.MOUNT_HOLES.values():
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||||||
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if _ov(bb, (hx - r, hy - r, hx + r, hy + r)):
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return False
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return True
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||||||
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||||||
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def fit(t, lay, x0, y0, dx, dy, pads, vias, attrs):
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r = 0.0
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while r <= max(dx, dy):
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||||||
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for sy in (0, 1, -1):
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for sx in (0, 1, -1):
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x = x0 + sx * r
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y = y0 + sy * r * (dy / max(dx, 1e-9))
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if abs(x - x0) > dx or abs(y - y0) > dy:
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continue
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||||||
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if clean(t, lay, x, y, pads, vias, attrs):
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||||||
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return round(x, 3), round(y, 3)
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r += 0.25
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return None
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||||||
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||||||
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def main():
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r = run(READ, timeout=600)
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||||||
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d = r.get('result')
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||||||
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assert d, json.dumps(r, ensure_ascii=False)[:400]
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||||||
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pads = json.load(io.open(os.path.join(HERE, '_base_pads.json'), encoding='utf-8'))
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||||||
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print(u'板上：过孔 %d / 可见位号 %d / 自由丝印 %d'
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% (len(d['vias']), len(d['attrs']), len(d['strs'])))
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plan, miss = [], []
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for (t, lay, x0, y0, dx, dy) in SILK:
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g = fit(t, lay, x0, y0, dx, dy, pads, d['vias'], d['attrs'])
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||||||
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if g:
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plan.append({'text': t, 'layer': lay, 'x': g[0], 'y': g[1], 'fs': FS, 'lw': LW})
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||||||
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print(u' %-34s L%d (%7.3f, %7.3f) 偏离目标 %.2f'
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% (t, lay, g[0], g[1], math.hypot(g[0] - x0, g[1] - y0)))
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|
else:
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miss.append(t)
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print(u' %-34s L%d ⛔ 找不到干净落点' % (t, lay))
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io.open(PLAN, 'w', encoding='utf-8').write(json.dumps(plan, ensure_ascii=False, indent=1))
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if miss:
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sys.exit(u'!! %d 条没落点，不下发' % len(miss))
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if '--verify' in sys.argv:
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verify(plan)
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return
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if '--push' not in sys.argv:
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print(u'（只算；加 --push 下发）')
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return
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# 幂等：先删掉板上文案相同的，再建
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kill = [s['id'] for s in d['strs'] if s['t'] in [p['text'] for p in plan]]
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||||||
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rows = [[p['layer'], p['x'] * MIL, p['y'] * MIL, p['text'], p['fs'] * MIL, p['lw'] * MIL]
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for p in plan]
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res = run(u"""
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await eda.dmt_EditorControl.openDocument('%s');
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||||||
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await new Promise(r=>setTimeout(r,2500));
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||||||
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const KILL = %s, R = %s;
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if (KILL.length) { try { await eda.pcb_PrimitiveString.delete(KILL); } catch (e) {} }
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let n = 0;
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for (const [lay, x, y, t, fs, lw] of R) {
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||||||
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const o = await eda.pcb_PrimitiveString.create(lay, x, y, t, undefined, fs, lw, %d, 0);
|
||||||
|
if (o) n++;
|
||||||
|
}
|
||||||
|
await eda.pcb_Document.save();
|
||||||
|
return {deleted: KILL.length, made: n,
|
||||||
|
now: (await eda.pcb_PrimitiveString.getAll()||[]).length};
|
||||||
|
""" % (B.PCB, json.dumps(kill), json.dumps(rows, ensure_ascii=False), ALIGN_CENTER), timeout=600)
|
||||||
|
print(u'下发：%s' % json.dumps(res.get('result'), ensure_ascii=False))
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||||||
|
verify(plan)
|
||||||
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||||||
|
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||||||
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def verify(plan):
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u"""读回逐条核对。
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||||||
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⛔ **不能用文案当字典 key** —— `NOT PCIe` 有三条，同名会互相覆盖，
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|
于是「6 条都建上了」却报成「4/6 对上」。按**文案 + 坐标**配对，配上一条就消费掉一条。"""
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back = run(READ, timeout=600).get('result') or {}
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pool = list(back.get('strs', []))
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bad = []
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for q in plan:
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hit = None
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for k, s in enumerate(pool):
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if s['t'] == q['text'] and abs(s['x'] - q['x']) <= 0.05 and abs(s['y'] - q['y']) <= 0.05 and s['lay'] == q['layer']:
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hit = k
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break
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if hit is None:
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bad.append(u'%s @ (%.3f, %.3f) L%d' % (q['text'], q['x'], q['y'], q['layer']))
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else:
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pool.pop(hit)
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||||||
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print(u'读回核对：%d / %d 条对上；板上自由丝印共 %d 条%s'
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% (len(plan) - len(bad), len(plan), len(back.get('strs', [])),
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|
(u'；没对上：%s' % u' / '.join(bad)) if bad else u''))
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||||||
|
return not bad
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if __name__ == '__main__':
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main()
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+23
@@ -87,6 +87,29 @@
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可行性先算过：现字高下 163 个里 161 个有解 ⇒ **不用缩字号**。
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可行性先算过：现字高下 163 个里 161 个有解 ⇒ **不用缩字号**。
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### 自由丝印（`silk_str.py`，同日补）
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板上 `pcb_PrimitiveString` 原本 **0 条** —— 方案 §5.2 要求的插槽警告、J1/J23 的接口标注，
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一直只写在原理图的说明文字里，**从没落到 PCB**。已补 6 条并读回核对：
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| 文案 | 层 | 坐标 |
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|---|---|---|
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| `PWR 20V` | 4（底面，J1）| (12.500, 1.800) |
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||||||
|
| `USB` | 4（底面，J23）| (84.250, 1.800) |
|
||||||
|
| `NOT PCIe - PhoneRail blade only` | 3（顶面，插槽）| (49.000, 79.480) |
|
||||||
|
| `NOT PCIe` ×3 | 3 | (36.000, 18.520) / (62.000, 38.840) / (45.000, 59.160) |
|
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|
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||||||
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完整句只放得下一条，其余槽间放短标 ⇒ **五个槽每个都邻着一条**。字高 1.2 / 线宽 0.15。
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**三条坑**：
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1. ⛔ **丝印压铜不算冲突**（铜上有阻焊，油墨正常印在上面）。第一版把压铜也当冲突，
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六个候选位全军覆没，看着像「板上没地方放字」。真正要避的只有
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|
**焊盘 / 过孔 / 位号 / 安装孔 / 板框外**。
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2. ⚠ **`alignMode` 要显式传 5（CENTER）**，不传默认不是居中，字会整体偏出去。
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位号 `Attribute` 用的 3 是另一套口径，别照抄。
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3. ⚠ **核对不能拿文案当字典 key**：`NOT PCIe` 有三条，同名互相覆盖 ⇒
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「6 条都建上了」却报成「4/6 对上」。按**文案 + 坐标 + 层**配对，配上一条消费一条。
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## ⭐⭐⭐⭐⭐⭐⭐⭐⭐⭐⭐⭐ 2026-09-12（收尾）：按用户最新布局**重布风扇窗口并已下发** —— 窝内只差 J27.4
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## ⭐⭐⭐⭐⭐⭐⭐⭐⭐⭐⭐⭐ 2026-09-12（收尾）：按用户最新布局**重布风扇窗口并已下发** —— 窝内只差 J27.4
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||||||
用户：「将底板按照现在我的布局重新布线」→ 选「风扇窗口整体重布（拆掉那 43 段重来）」+「GND 回流孔一起补」。
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用户：「将底板按照现在我的布局重新布线」→ 选「风扇窗口整体重布（拆掉那 43 段重来）」+「GND 回流孔一起补」。
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+26
@@ -3326,6 +3326,32 @@ FAN_PWM_L (10.30, 83.90, 22.50, 87.30) 盖住 J27.4 与 Q6.3
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|||||||
工具：**`silk_base.py`**（`--push` 走 `pcb_PrimitiveAttribute.modify(id, {x, y, rotation})`，
|
工具：**`silk_base.py`**（`--push` 走 `pcb_PrimitiveAttribute.modify(id, {x, y, rotation})`，
|
||||||
下发后读回逐个核对），快照 `_base_silk.json`、方案 `_base_silk_plan.json`。
|
下发后读回逐个核对），快照 `_base_silk.json`、方案 `_base_silk_plan.json`。
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### 39.5 自由丝印（`silk_str.py`，2026-09-12 补）
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板上原本 `pcb_PrimitiveString` 是 **0 条** —— 方案 §5.2 要求的插槽警告、以及 J1/J23 的接口标注
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一直只写在原理图的说明文字里，**没有落到 PCB**。已补 6 条：
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| 文案 | 层 | 坐标 | 为什么 |
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| `PWR 20V` | 4 | (12.500, 1.800) | J1 与 J23 **同一颗 USB-C 座**，插错要能看出来 |
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| `USB` | 4 | (84.250, 1.800) | J23 是 Hub 上行口 |
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| `NOT PCIe - PhoneRail blade only` | 3 | (49.000, 79.480) | 槽是 PCI-E x4 座但针位自定义，插真卡会烧 |
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| `NOT PCIe` ×3 | 3 | (36.000, 18.520) / (62.000, 38.840) / (45.000, 59.160) | 完整句只放得下一条，其余槽间放短标 ⇒ **五个槽每个都邻着一条** |
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字高 1.2 / 线宽 0.15（嘉立创丝印下限 0.8 / 0.15）。J1/J23 在底面 ⇒ 走底层丝印 layer 4；
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插槽在顶面 ⇒ layer 3。
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**两条判据上的坑**：
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1. ⛔ **丝印压铜不算冲突** —— 铜上有阻焊，油墨正常印在阻焊上。第一版把「压铜」也当冲突，
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于是六个候选位全军覆没，看着像「板上没地方放字」。真正要避的只有
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**焊盘 / 过孔 / 位号 / 安装孔 / 板框外**。
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2. ⚠ **`alignMode` 必须显式传 5（CENTER）**。不传的话默认不是居中，坐标含义和按中心算的
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文字框对不上，字会整体偏出去。位号 `Attribute` 用的 3 是另一套口径，别照抄。
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`silk_str.py` 自带落点搜索（0.25 mm 步长、限定偏移上限）+ 幂等下发（先删同文案再建）+ 读回核对，
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落点存 `_base_silk_str.json`。
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## 40. 刀片金手指两侧开台阶（2026-09-12 用户指出「插不进插槽」）+ 铺铜补齐
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## 40. 刀片金手指两侧开台阶（2026-09-12 用户指出「插不进插槽」）+ 铺铜补齐
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用户：「解决刀片板与插槽干涉的问题，完善刀片板铺铜」→「金手指两侧没有开槽，应该会插不进插槽」。
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用户：「解决刀片板与插槽干涉的问题，完善刀片板铺铜」→「金手指两侧没有开槽，应该会插不进插槽」。
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在新工单中引用
屏蔽一个用户