R2 底板:补 6 条自由丝印(插槽 NOT PCIe 警告 + J1/J23 接口标注)

板上 pcb_PrimitiveString 原本 0 条 —— 方案 §5.2 要求的插槽警告、J1/J23 的接口标注
一直只写在原理图说明文字里,从没落到 PCB。

已补并读回核对 6/6:
- PWR 20V  L4 (12.500, 1.800)    J1 与 J23 同一颗 USB-C 座,插错要能看出来
- USB      L4 (84.250, 1.800)    J23 是 Hub 上行口
- NOT PCIe - PhoneRail blade only  L3 (49.000, 79.480)
- NOT PCIe ×3  L3 (36.000,18.520) / (62.000,38.840) / (45.000,59.160)
  完整句只放得下一条,其余槽间放短标 ⇒ 五个槽每个都邻着一条。

三条坑(已写进 R2 §39.5):
- ⛔ 丝印压铜不算冲突(铜上有阻焊)。第一版把压铜也当冲突,六个候选位全军覆没,
  看着像「板上没地方放字」。真正要避的只有 焊盘 / 过孔 / 位号 / 安装孔 / 板框外。
- ⚠ alignMode 要显式传 5(CENTER),不传默认不是居中,字会整体偏出去;
  位号 Attribute 用的 3 是另一套口径。
- ⚠ 核对不能拿文案当字典 key:NOT PCIe 有三条,同名互相覆盖 ⇒
  「6 条都建上了」却报成「4/6 对上」。按 文案+坐标+层 配对。

新工具 silk_str.py:自带落点搜索(0.25 步长 + 偏移上限)、幂等下发、--verify 只读核对。

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2026-09-12 12:48:15 +08:00
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@@ -3326,6 +3326,32 @@ FAN_PWM_L (10.30, 83.90, 22.50, 87.30) 盖住 J27.4 与 Q6.3
工具:**`silk_base.py`**(`--push` 走 `pcb_PrimitiveAttribute.modify(id, {x, y, rotation})`,
下发后读回逐个核对),快照 `_base_silk.json`、方案 `_base_silk_plan.json`。
### 39.5 自由丝印(`silk_str.py`,2026-09-12 补)
板上原本 `pcb_PrimitiveString` 是 **0 条** —— 方案 §5.2 要求的插槽警告、以及 J1/J23 的接口标注
一直只写在原理图的说明文字里,**没有落到 PCB**。已补 6 条:
| 文案 | 层 | 坐标 | 为什么 |
|---|---|---|---|
| `PWR 20V` | 4 | (12.500, 1.800) | J1 与 J23 **同一颗 USB-C 座**,插错要能看出来 |
| `USB` | 4 | (84.250, 1.800) | J23 是 Hub 上行口 |
| `NOT PCIe - PhoneRail blade only` | 3 | (49.000, 79.480) | 槽是 PCI-E x4 座但针位自定义,插真卡会烧 |
| `NOT PCIe` ×3 | 3 | (36.000, 18.520) / (62.000, 38.840) / (45.000, 59.160) | 完整句只放得下一条,其余槽间放短标 ⇒ **五个槽每个都邻着一条** |
字高 1.2 / 线宽 0.15(嘉立创丝印下限 0.8 / 0.15)。J1/J23 在底面 ⇒ 走底层丝印 layer 4;
插槽在顶面 ⇒ layer 3。
**两条判据上的坑**:
1. ⛔ **丝印压铜不算冲突** —— 铜上有阻焊,油墨正常印在阻焊上。第一版把「压铜」也当冲突,
于是六个候选位全军覆没,看着像「板上没地方放字」。真正要避的只有
**焊盘 / 过孔 / 位号 / 安装孔 / 板框外**。
2. ⚠ **`alignMode` 必须显式传 5(CENTER)**。不传的话默认不是居中,坐标含义和按中心算的
文字框对不上,字会整体偏出去。位号 `Attribute` 用的 3 是另一套口径,别照抄。
`silk_str.py` 自带落点搜索(0.25 mm 步长、限定偏移上限)+ 幂等下发(先删同文案再建)+ 读回核对,
落点存 `_base_silk_str.json`。
## 40. 刀片金手指两侧开台阶(2026-09-12 用户指出「插不进插槽」)+ 铺铜补齐
用户:「解决刀片板与插槽干涉的问题,完善刀片板铺铜」→「金手指两侧没有开槽,应该会插不进插槽」。